人工智慧與5G將成為推動半導體未來十年成長的重要動能，但在前段製程微縮越來越困難，以及某些功能，先天就不宜使用太細微的電路實現的情況下，將一顆SoC設計切割成不同小晶片(Chiplet)，再用先進封裝技術提供的高密度互聯將多顆Chiplet包在同一個封裝體內，將是未來的發展趨勢。
在AI浪潮席捲下，為了提供更高的運算效能，處理器核心數量，以及其所搭配的快取記憶體容量、I/O數量都呈現指數型暴增。這些情況使得IC設計者即便使用最先進製程，也很難把晶片尺寸變得更小。
不僅如此，如果按照傳統設計方法，晶片面積還越來越大，在某些極端狀況下，甚至還出現一片12吋晶圓只能生產十多顆，甚至不到十顆晶片的情況。如果再把良率因素考慮進去，採用這種設計方法制造出來的晶片，單顆成本恐將突破新臺幣100萬元。這顯然不是晶片設計者跟客戶能夠接受的。
另一方面，5G對高頻寬、低延遲與大量連線的要求，使得通訊晶片必須要有更高的整合度，才能夠滿足5G提出的效能標準。同時再加上絕大多數物聯網裝置都有嚴格的成本、功耗與外觀尺寸限制，通訊晶片業者如果不想辦法利用先進封裝技術，把更多通訊元件、甚至天線整合在單一封裝內，形成完整的微型通訊模組，將難以滿足應用市場需求。
AI跟5G正好代表兩種看似截然不同，但其實殊途同歸的半導體產業發展方向--同構整合(Homogeneous Integration)與異構整合(Heterogeneous Integration)。而且在許多情況下，這兩種整合其實是同時並存的。
針對同構整合，臺積電研發副總經理餘振華表示，不管是依循摩爾定律(Moore's Law)的道路進行製程微縮，抑或是採用先進封裝技術，把不同晶片整合在同一個封裝體內，客戶追求的目標永遠都一樣--用更低的成本來實現電路功能。因此，除了製程微縮之外，如果有其他技術選項可以達成這個目標，客戶當然會樂於採用。而同構整合跟異構整合之所以興起，就是因為這兩種先進封裝技術，能夠有效降低成本。
同構整合通常應用在處理器或邏輯晶片上，這類晶片為了提供更高的效能，滿足AI運算需求，不僅核心數量越來越多，核心旁邊配置的快取記憶體容量也跟著變大，I /O的需求也跟著暴增。如果繼續採用傳統SoC的設計思維，不把這類大型晶片切割成多顆小晶片，再用先進封裝技術整合起來，其生產良率會受到極大影響。
另一方面，把SoC按照功能進行切割，也有助於實現IP重複利用，並且讓設計最佳化。一顆SoC裡面，其實有很多電路不適合用最先進的製程技術生產，例如記憶體、I/O跟其他與類比/混合訊號有關的功能電路。與其將所有功能都整合在一顆晶片上，把這些電路功能切割開來，用價效比更高的製程來生產，反而更具經濟效益。這個觀念就是所謂的異構整合。
同構整合搭配異構整合的案例很多，臺積電也已經有許多客戶成功開發出這種採用混和架構的產品，例如賽靈思(Xilinx)的高階FPGA，一方面使用同構整合，把一顆大型晶片切割成多顆小晶片，再利用CoWoS整合；另一方面，該公司的FPGA旁，還有多顆HBM記憶體，同樣利用CoWoS進行整合，以獲得更大的記憶體頻寬。
不過，由於CoWoS的成本高昂，在很多情況下已超過客戶可接受的門檻，因此成本相對低廉，但效能較低的InFO，獲得更廣大的客戶群青睞。
此外，InFO的結構還在持續進化，且目前臺積電InFO的線寬/間距(L/S)已經可以做到2/2微米；在實驗室裡面，甚至已發展出1/1微米以下的技術，且層數還在持續往上疊加，因此InFO家族的效能正在逐漸逼近CoWoS，也開始有網通晶片廠開始使用InFO。
至於在CoWoS方面，由於矽中介層(Si-interposer)的成本偏高，因此臺積電3DIC處長鄭心圃透露，該公司內部也在發展以有機材料取代矽中介層的CoWoS，盼藉此提供客戶更多選擇。
除了成本考量外，從技術角度來看，IC設計者未來在開發新晶片時，也必然要匯入同構和異構整合。聯發科副處長邱寶成就指出，雖然先進製程可以做出更小的電晶體，但功率密度並未跟著電晶體縮小而下降。
以聯發科目前功率密度最高的晶片為例，其功率密度可達380W/平方公分。用電熨斗做為比較生活化的比較基準，大家都知道電熨斗很燙，但其實電熨斗的功率密度只有10W/平方公分，由此可見功率密度對晶片設計者帶來的挑戰是多麼艱鉅。
把晶片設計適當分割開來，不只可帶來良率提高，成本下降的經濟效益，對於降低功率密度也有幫助。不過，由於AI、5G應用對晶片效能跟I/O數量的需求很大，IC設計者不希望在這方面有所妥協，因此聯發科非常樂見各種更先進的互連封裝技術出現，讓晶片設計者可以有更多選擇空間。
其實，把時間往回推一年，在2018年的系統級封測高峰論壇上，除了CoWoS之外，業界能提供的扇出(FO)封裝技術，L/S大多還只能做到10/ 10微米，但一年之後，2/2微米已經成為新的標準，而且RDL的層數已經迅速推進到4P5M(四層有機聚合物，五層金屬層)。由此可見晶片客戶跟半導體制造業者對先進封裝技術的強烈需求。
然而，更細的互連線路、更多層數的立體堆疊，不僅需要新的材料跟製程裝置，也使得封裝的生產良率、可靠度面臨更嚴苛的挑戰。有鑑於此，材料、裝置商紛紛推出新一代材料或製程裝置機臺，如Atotech、Brewer Science、EV Group、K&S、Lam Research、SPTS、Smoltek、SÜSS MicroTec、千住金屬(SMIC)等。這些廠商提供的解決方案，讓臺積電、日月光、力成跟艾克爾(Amkor)等前後段業者得以將先進封裝推向量產。
而在確保生產良率跟封裝可靠度方面，檢測(Inspection)與計量(Metrology)廠商如Camtek、Cyberoptics等，也針對各種先進封裝推出新的解決方案。事實上，由於先進封裝興起的緣故，檢測與計量在封裝領域所扮演的角色，將比過去更為關鍵。
由於先進封裝涉及多晶片整合，如果半導體制造商沒有在封裝前先對個別晶片進行完整檢測，鎖定Known Good Die(KGD)，再進行Die to Wafer(D2W)或Chip to Wafer(C2W)整合，將會把Bad Die跟其他Good Die封在一起，最後得到無法正常運作的元件，並蒙受巨大的經濟跟良率損失。由此可知，檢測與計量在後段製程的重要性將越來越高，而這也會使封裝廠的產線設計跟運作流程變得越來越像前段廠。
除了材料跟裝置機臺外，由於先進封裝變得越來越複雜，因此封裝設計者很難再用現有的設計工具來完成先進封裝設計。明導(Mentor)亞太區技術總監李立基就指出，在一個封裝只有幾百個I/O的時代，封裝設計者還有可能用試算表(Spreadsheet)來規劃I/O，但在動輒數千甚至上萬個I/O互連的先進封裝設計中，這種方法不僅太耗時，而且出錯的機率很高。基於資料庫的互連設計，還有設計規則檢查(DRC)，都將成為先進封裝設計的標準工具。此外，以往封裝業界習慣使用的Gerber檔格式，在先進封裝時代也必須改成GDSII檔格式。整體來說，封裝業界所使用的工具，都會變得越來越像前段Fab跟IC設計者所使用的工具。
另一方面，在晶片設計端，為了把SoC拆解成Chiplet，EDA工具也必須跟著大翻新。而且不僅是RDL Netlist、線路佈局(Place & Route)的工具需要更新，設計人員還需要更多設計模擬工具來解決多晶片所衍生的電源一致性(PI)、訊號一致性(SI)、電磁相容(EMC)、散熱(Thermal)等問題。新思(Synopsys)、楷登(Cadence)與明導都有對應的解決方案。