模擬積體電路設計 9.3 取樣保持電路
取樣保持電路是積體電路中的一個重要元件，尤其是在資料轉換器中。在許多情況下，使用取樣保持（在資料轉換器的前端）可以大大減少由於轉換器內部操作中的延遲時間略有不同而導致的誤差。
取樣保持電路的一種最簡單的實現方式如下圖所示，當\(\phi_{clk}\)為高時，\(V^{'}\)跟隨\(V_{in}\)。當\(\phi_{clk}\)為低時，\(V^{'}\)將會保持恆定，保持當\(\phi_{clk}\)降低時\(V_{in}\)的值。不幸的是，此時\(V^{'}\)將有一個由溝道電荷引起負的誤差（指取樣保持電路從取樣模式切換到保持模式時出現的誤差，即保持的訊號與取樣時的訊號會略有誤差）。\(Q_1\)關閉時，其溝道電荷必須從其柵極下方流出到其結處。因為電荷為負，它會導致結電壓有負的毛刺。如果假設\(V_{in}\)節點的源阻抗非常低，那麼這個節點上的毛刺會很小，並且持續時間很短。然而，負電荷透過\(C_{hld}\)連線到它的結（即節點\(V^{'}\)），這將導致持久的負電壓變化（直到\(Q_1\)再次開啟）。
如果時鐘\(\phi_{clk}\)關閉得很快，那麼溝道電荷將均勻地流入兩個結 [Shieh, 1987]。在電荷流出到兩個結點時，流進\(V^{'}\)處的結的電荷由下式給出：
其中\(V_{eff}\)為：
此處\(V_{in}\)是\(Q_1\)關斷時的輸入電壓，這裡應該注意的是，這個結果假設時鐘訊號\(\phi_{clk}\) 的擺幅為\(V_{DD}\)到電路中最低電壓。
\(V^{'}\)的改變可以透過\(Q=CV\)求得：
注意\(\Delta V^{'}\)與\(V_{in}\)線性相關，這會導致整個取樣保持電路的增益誤差。然而，更重要的是\(\Delta V^{'}\)與\(V_{tn}\)線性相關，而\(V_{tn}\)與\(V_{in}\)之間則是非線性的，由於源極到基極的電壓的變化觸發了體效應（假設基極連線到其中一個電壓軌）。與\(V_{in}\)的非線性關係導致了整個取樣保持電路的失真。
由於柵極重疊電容，\(V^{'}\)還有一個額外的變化。使用之前類似的推導，我們有：
其中\(V_{SS}\)是電路中最低的電壓。這個分量一般遠遠小於由於溝道電荷帶來的誤差，並且由於它與訊號無關，因此僅表現為偏移。因此，這個錯誤分量通常不重要，因為在大多數系統中通常可以消除與訊號無關的偏移。但是，如果不注意確保時鐘訊號\(\phi_{clk}\)相對無噪聲，則會導致噪聲問題。例如時鐘訊號簡單的透過反相器連線到數字電源而具有電源噪聲時，該電路的電源抑制比可能較差。
許多更改方案被提出，以最小化與訊號相關的保持誤差。一種方法是用CMOS傳輸門代替n溝道開關，如下圖所示。這背後的想法是，如果p溝道電晶體的尺寸與n溝道電晶體的尺寸相同，則當傳輸門關閉時，每個電晶體引起的電荷注入將被抵消。這個結論當\(V_{in}\)位於電源的中間區域時是成立的，但需要假設時鐘波形很快且完全互補。不幸的是，這些條件在實踐中很少能夠實現。當考慮時鐘波形的有限斜率時，可以看出關斷電晶體的時間與訊號有關，這種訊號依賴性導致n溝道電晶體與P溝道電晶體在不同的時間關斷。即使我們忽略了由不完美的時鐘引起的錯誤，但\(V_{in}\)更接近\(V_{DD}\)時，來自p溝道電晶體的電荷大於n溝道電晶體，因為它的有效柵源電壓較大，導致正的保持誤差。當輸入訊號更接近負電源時，情況正好相反。總而言之，在實踐中這兩種效應很少會具有相同的量級。
另一種最小化時鐘饋通錯誤的修改是新增一個虛擬開關，如下圖所示[McCreary, 1975]。這種技術背後的理論是如果\(Q_2\)的寬度正好是\(Q_1\)的一半，並且如果時鐘波形很快，那麼電荷就可以被抵消。在在實踐中，很少可能有時鐘波形變化速度足夠快，使理想的寬度比正好是二分之一。
當理想的比例不是二分之一時，很難使寬度比例等於完美取消所需的最佳比例。但是，當時鍾波形較快時，這種技術通常可以將保持錯誤縮小到無虛擬開關的約五分之一。然而，要做到這一點，\(Q_2\)的時鐘必須略微落後於\(Q_1\)，這種時鐘佈置保證了\(Q_2\)的抵消電荷無法在\(Q_1\)仍然開啟時逃脫。
最開始介紹的簡單取樣保持電路的另一個誤差源是由有限斜率的時鐘波形引起的。要了解這一誤差源，考慮波形\(V_{in}\)和\(\phi_{clk}\)。假設理想取樣時間定義為\(\phi_{clk}\)的負向過零點，真正的取樣時間是當取樣時鐘電壓高於輸入電壓一個電晶體閾值電壓降時。換而言之，電晶體\(Q_1\)在\(\phi_{clk}\)比\(V_{in}\)高一個\(V_{tn}\)時關斷，如下圖所示。因此，當\(V_{in}\)為高時，真實取樣時間早於理想取樣時間，而當\(V_{in}\)低於\(0 V\)時，則真正的取樣時間晚於理想取樣時間。
一個更精細的取樣保持電路是在反饋環路中包含運算放大器，如下圖所示。當時鍾\(\phi_{clk}\)為高時，整個電路的響應類似於單位增益反饋配置中的運算放大器。當\(\phi_{clk}\)變為低電平時，此時的輸入電壓儲存在\(C_{hld}\)上，類似於簡單的取樣和保持。透過在反饋環路中包含運算放大器，取樣保持的輸入阻抗大大增加。這種結構的另一個優勢是，即使輸出端的單位增益緩衝器具有失調電壓，該緩衝器引起的直流誤差將除以輸入運算放大器的增益（儘管輸入運算放大器的輸入失調將保持不變）。因此，可用非常簡單的源極跟隨器作為輸出緩衝。
這個結構的一個缺點是，由於必要保證閉環時的環路穩定性，工作速度會顯著下降。速度下降的另一個來源是,當處於保持模式時，運算放大器處於開環狀態，因此其輸出幾乎可以肯定飽和在其中一個電源電壓。當取樣保持電路返回下一個跟蹤模式時，運算放大器需要一些時間才能使輸出電壓回到正確的閉環值。透過新增另外兩個電晶體，如下圖所示，可以顯著減少所需的擺動時間。在保持模式下，開關\(Q_2\)保持第一個運算放大器的輸出接近電路進入跟蹤模式時需要達到的電壓。還應該注意的是，這個跟蹤保持電路由於開關\(Q_1\)的電荷注入，仍然存在會錯誤，類似於之前的電路，同樣也有由於有限的時鐘上升和下降斜率導致的誤差。
一個類似，但是改進版本的電路如下圖所示[Stafford, 1974;Lim, 1991]。在這個電路中，保持電容不會接地，而是放置在第二個放大器的反饋路徑中。此結構具有許多理想的功能。也許其中最重要的，假設第二個運算放大器具有較大的增益，則開關\(Q_1\)兩側的電壓非常接近訊號獨立。因此，當\(Q_1\)關閉時，\(C_{hld}\)左側仍然會有仍將有電荷注入，這將使運算放大器2的輸出電壓具有正保持誤差，但此保持誤差將只是一個直流偏移，並且會與訊號無關。換言之，由於\(Q_1\)的電荷注入會導致一些直流偏移，但不會失真。此外，取樣時間不會因為取樣時鐘波形的有限斜率而改變。
另一個優點是由於引入了\(Q_2\)，該開關在保持模式將第一個放大器的輸出接地（如果電源電壓為單極性，則\(Q_2\)的源極應連線到中軌直流電壓，運算放大器2的正極也應如此）。這種接地使第一個運算放大器的輸出接近當 取樣保持電路回到跟蹤模式時，它必須變成的電壓。這種方法大大加快了取樣保持電路返回跟蹤模式的時間。該開關也透過將訊號路徑接地，大大減小了取樣保持電路在保持模式下的訊號饋通。
這種電路的一個主要限制是，由於需要保證跟蹤模式的穩定性，速度會降低。這種限制更加嚴重，因為現在在閉環階段下，環路中有兩個運算放大器以及取樣開關\(Q_1\)的電阻。
下圖展示了對上圖電路的有趣修改，包括了一些額外的電路以最小化直流偏移 [Martin,1987;Nayebi, 1989]。其基本理念是將電荷注入\(C_{hld}\)與類似的電荷注入\(C_{hld}^{'}\)相匹配。由於這些電容在選擇時具有相同尺寸，它們的電壓變化將匹配，並且運算放大器的共模抑制將消除這些電壓變化對輸出電壓的影響。
這個方式的主要侷限性是由\(Q_1\)的左側和\(Q_2\)底部的阻抗不匹配引起的二階效應。透過在每個節點和接地之間加入小電容（\(0.5 pF\)至\(1 pF\)），可以最大限度地減少由於這種不匹配引起的誤差。這些額外的電容有助於在時鐘關斷時使這些節點保持恆定電壓，假設時鐘波形很快。值得一提的是[Nayebi,1989] 的結構是全差分設計，對於許多采樣保持應用來說是合理的選擇。
