8.1.3 鎖相環的鎖相過程
為了理解PLL的鎖相過程，我們可以考慮一個簡單的例子。假定分頻係數\(N=1\)，從而\(\phi_{div}=\phi\)。更進一步，假定輸入訊號一開始等於VCO的自由執行頻率，系統一開始鎖定在\(\phi_d=0\)，Dion給濾波器的輸出\(V_{cntl}\)也等於零。接著，假定輸入頻率緩慢增加，這會導致其超前於VCO輸入，對應的產生相位差\(\phi_d=\phi_{in}-\phi>0\)。在段時間後（大概是低通濾波器的時間常數）低通濾波器的輸出變為正。由於兩個波形現在被認為有小的頻率差，相位差，以及低通濾波器的輸出，會緩慢的增加。但是，\(VCO\)的頻率正比例於控制電壓，因此增加低通濾波器的輸出會導致VCO的頻率也開始增加，直到其再次與輸入訊號線等，從而保證兩個訊號同步（鎖相）。當然，如果輸入訊號的頻率下降，那麼就會發生相反的過程。具體來說，相位檢測器的均值會變為負，在透過低通濾波器的平均之後，將會驅動VCO的頻率降低直到其再次等於輸入訊號頻率，兩個訊號再次同步。可以看到鎖相環由於VCO的輸出相位與輸入訊號相位之差形成環路負反饋保持鎖相。
上面的討論很容易擴充到\(N\neq1\)的情況。分頻器確保VCO輸出的相位與頻率\(N\)倍於饋入相位檢測器的時鐘。環路的負反饋與高直流增益強迫兩個輸入相位檢測器的訊號相位相等。因此，可以看到鎖相的PLL可以產生一個精確的\(N\)倍於輸入訊號的輸出時鐘，並且能夠跟周參考輸入的相位變化。