模擬積體電路設計 9.4 ESD保護單元
ESD，即electrostatic discharge（靜電放電）是積體電路設計中的一個經典問題。通常在電路的生產和使用過程中，很容易由於各種原因積累大量的靜電電荷，一旦產生靜電放電，極高的靜電電壓（可能\(>1000V\)）會對電路產生不可逆的破壞。因此需要透過ESD保護單元的設計來避免這種情況，即透過ESD避免電荷累積，及時將靜電電荷進行釋放。
隨著工藝製程的發展，器件尺寸越來越小，結深越來越淺，柵極越來越薄，所以靜電擊穿越來越容易，所有的晶片設計都要解決ESD問題。
一種最簡單的CMOS工藝的片上ESD保護單元是所謂的雙二極體電路，隨著n溝道電晶體和p溝道電晶體均可以在一個晶圓上實現，我們可以利用p擴散區和n擴散區實現二極體作為保護網路。如下圖所示，這個電路可以稱為DD（dual-diode） ESD，可以解決電氣過應力（EOS，electrical overstress）和ESD問題，這個元件雙向且對稱開啟。
另一種常用的CMOS片上ESD保護單元是帶有串聯電阻的DD結構。而高速數字和射頻應用需要將接收器上的串聯電阻降至最低，而模擬應用可以使用具有阻值較大的電阻。
在CMOS工藝中，有一些電路需要定製以應對特定的ESD問題，有些這類電路也可以解決EOS問題，但有些不行。下圖所示的電路可用於解決帶電器件模型（charged device model, CDM）問題，電路可以建立備用電流路徑，因此CDM電流不會流過小型結構和門控結構。CDM 電路將電流從儲存在\(V_{DD}\)電源軌或\(V_{SS}\)襯底上的電荷中轉移出來。這些CDM電路通常是放置在靠近故障電路元件的第二級元件。這些電路電容低且體積小，可能不會引發EOS問題。
還有一種解決CDM問題的電路，如下圖所示，下圖(a)中是簡單的DD電阻ESD保護電路，(b)則是在此基礎是增加了柵極接地n溝道MOS管（grounded-gate n-channel MOS GGNMOS）。
在模擬和數字的整合中，一種常見的做法是透過隔離來自核心功能區的模擬功能，減少來自數位電路的同步開關噪聲。然而，完全隔離導致不存在電流路徑時，可能會引入模擬區域的ESD問題。我們一般不希望在數字\(V_{DD}\)與模擬\(V_{DD}\)之間直接建立電氣連線以及使用ESD電源鉗位的電源軌。更好的選擇是在各自的電源域內利用ESD電源鉗位，並透過襯底提供雙向的連線。
在數位電路應用中，二極體元件的數量的選擇是為了允許接地軌之間的電壓差。ESD電路放置在地之間會影響ESD和噪聲。
模擬和數字整合中的ESD設計實踐如下：
-
在模擬和數字的地之間使用雙向ESD保護
-
根據必要的電壓差以及電容耦合要求選擇串聯的二極體數量。
典型的ESD保護有以下兩種方案：
- 對稱背靠背二極體串
- 非對稱背靠背二極體串
下圖所示的是對稱背靠背二極體串，連線在數字域的地和模擬域的地之間，在需要對稱的電壓裕度或差分電路的設計中，需要對稱的背靠背二極體串。
而如果電路並不需要對稱的電壓裕度，那麼就可以使用如下圖所示的非對稱背靠背二極體串。
我們之前簡單介紹過柵極接地n溝道MOS管（GGNMOS），這也是一種常用的ESD保護電路。在這種保護網路中，MOSFET柵極接地，在正偏壓期間將會關閉。如下圖所示，該電路可以解決EOS和ESD問題。當正偏壓超過MOSFET柵極擊穿電壓時，電路對正偏壓導通。對於負偏壓，MOSFET n溝道擴散向襯底正偏。這種保護從根本上說是雙向和不對稱的。MOS器件在大電流下會受到電流收縮（electrocurrent constriction）的影響。電流收縮會導致MOS器件的高電流魯棒性降低。在MOS器件中引入壓載（Ballasting techniques）技術，可以在多指MOS結構的單個MOS“指”中，以及“指”到“指”之間提供均勻的電流分佈，這屬於版圖技術的範疇。
對於模擬應用來說，大型MOS管被用於訊號引腳和電源軌之間。對於低壓CMOS（LVCMOS）應用，常用電源軌和地軌之間的ESD電路是RC觸發的MOS電路。在模擬電源應用中，這可用於電壓轉換器的輸出節點和其他類比電路應用。
使用響應人體模型（human body model, HBM）脈衝的頻率觸發器，可以在HBM情況下導通ESD電路，但在正常晶片操作期間不導通。如下圖所示：
此外還有一些基於可控矽整流電路的ESD保護單元結構，這裡不作太多介紹。
接下來我們再進一步詳細討論一下數模混合晶片中兩個域之間的ESD隔離的問題。下圖展示了模擬域和數字域隔離的晶片架構。但這種簡單的數字域和模擬域的完全分離會導致訊號引腳ESD故障和訊號引腳到訊號引腳故障。
下圖則展示了同時具有高壓、數字和模擬域的架構。而電源軌在混合訊號晶片中是分離的，但是各個域透過襯底耦合。
一種解決模擬域ESD問題的方案是將\(AV_{DD}\)耦合到數字\(V_{DD}\) （\(DV_{DD}\)） ，如下圖所示。這個ESD網路可以是
單向或雙向。例如，軌間ESD網路可以是單個二極體元件，其陽極連線到\(AV_{DD}\)電源軌，陰極連線到\(V_{DD}\) 電源軌。以這種方式，電流可以從\(AV_{DD}\)電源軌流出，但向相反方向整流。
這個ESD方案在早期晶片開發中使用，但是現在已經不再常用，包括以下原因：
- 電源供電電壓不同
- 電源電壓需要排序
- 電源噪聲耦合
另一個解決模擬域ESD問題的方案是將\(AV_{SS}\)耦合到數字地（\(DV_{SS}\)）電源軌，如下圖所示。該網路可以是單向的，也可以是雙向的。軌間ESD網路可以是電阻器、單個二極體元件、串聯二極體、二極體配置的MOSFET或其他器件。這種ESD解決方案更常用，因為不存在接地電位差或電源排序的問題。
下圖展示了一個使用電阻作為軌間耦合的例子。
如今，混合訊號晶片架構每個域都包含ESD電源鉗位。下圖展示了包括\(AV_{SS}\)至\(DV_{SS}\)電源軌之間的ESD網路，以及每個域的\(V_{DD}\)和\(V_{SS}\)之間的ESD電源鉗位。
下圖則展示了上圖架構的混合訊號晶片Floorplan。
在ESD設計綜合中，ESD電源鉗位被放置在帶有訊號綁線焊盤，電源綁線焊盤和電源匯流排的“pad ring”中。在許多晶片設計中，晶片的角落沒有被使用，不使用這些角洛的原因是：
- 設計規則限制在拐角處放置訊號引腳
- 晶片角上的機械應力會影響電路
- 晶片角上的光刻控制
- 需要放置識別標記
- 角落是半導體晶片中存在的“空白”區域。
但在ESD設計綜合中的常見做法是利用該角區域進行放置電源和接地電路之間的ESD電源鉗位。對於混合訊號設計，其中兩個角可用於數字域ESD電源鉗位（例如，\(DV_{DD}\)和\(DV_{SS}\)），另外兩個角可用於模擬電源域ESD電源鉗位（例如\(AV_{DD}\)和\(AV_{SS}\)）。 在這種架構中，兩個電源域之間的“斷路器單元”可以使用地到地單元（\(AV_{SS}\)到\(DV_{SS}\)）。這些斷路器單元可以放置在外圍架構設計中。在這些設計中，數位電路是典型的與模擬域分離，以避免數字噪聲影響類比電路。
在超大型半導體晶片或需要高ESD魯棒性的小型半導體晶片的外圍I/O設計中，ESD電源鉗位以更高的空間頻率放置。ESD電源鉗位的自然位置位於外圍裝置中需要\(V_{DD}\)或\(V_{SS}\)電源引腳的“標準單元”區域。在某些 ASIC 中，例如微處理器，或工廠的標準單元中，給定數量的 I/O 單元，需要放置給定頻率的\(V_{DD}\)和\(V_{SS}\)電源引腳。例如，在某些情況下，需要在每五個I/O標準單元的相鄰處放置一個電源引腳。在“電源單元”中放置 ESD 電源箝位，允許在每個I/O訊號引腳的給定週期內本地放置 ESD 網路。此外，作為電源引腳頻率要求的一部分，ESD電源鉗位的放置可以自然地整合到設計方法中。在該系統中，完整的ESD功率鉗位網路以給定的週期包含在半導體晶片設計的整個外圍。
參考資料：
"ESD Analog Circuits and Design", Steven H. Voldman