7.5.6 時間交錯型ADC
我們可以透過將多個ADC做並行來實現非常高速的ADC[Black, 1980]。下圖展示了一個四通道時間交錯型ADC的架構圖：
此處，\(\phi_0\)是一個四倍於\(\phi_1\)到\(\phi_4\)的速率的時鐘。此外，\(\phi_1\)到\(\phi_4\)彼此都落後一個\(\phi_0\)的週期。這樣每個轉換器都可以連續獲得以\(\phi_0\)速率採用的輸入訊號\(V_{in}\)。透過這種方式，四個ADC可以以輸入取樣頻率的四分之一進行工作。
使用這種方式時，以\(\phi_0\)頻率工作的輸入取樣保持電路成為了關鍵，而剩餘的四個取樣保持電路可以容忍較大的時鐘漂移，因為訊號此時已經被取樣好了。因此，有時輸入取樣保持電路會使用不同的工藝來實現，例如砷化鎵，而剩餘的取樣保持電路可以使用矽工藝。一個\(1GHz\)的6 bit ADC使用了時間交錯架構，並且使用了砷化鎵的取樣保持電路[Poulton, 1987]，而四個雙極型ADC每個以\(250MHz\)頻率工作。
同樣關鍵的問題是不同的取樣保持電路和ADC訊號路徑是高度匹配的，因為不匹配會製造雜音。例如，考慮一個m路時間交錯型ADC，有一個ADC有著\(100mV\)的直流偏差。這個系統每\(m\)個數字碼會產生一個和其他\((m-1)\)個不同的雜音，其雜音訊率為\(f_s/m\)及其諧波。這些雜音獨立於輸入訊號的頻率與幅度，並且即使在輸入為零時也會產生。另一個錯誤源是，不同的取樣保持電路和ADC電路呈現出不同的訊號增益。在這個情況下，由於增益在週期性改變，輸入訊號實際上相當於乘以了一個週期性訊號。因此，假設有一個\(f_{in}\)的正弦訊號輸入，輸出會包含一個\(kf_s/m\pm f_{in}\)的諧波，其中\(k\)為整數。因為這屬於內部調製的結果，因此其頻率和幅度取決於輸入訊號的頻率和幅度。並行訊號路徑之間的頻寬失配則會導致取決於頻率的增益失配，並且也會帶來雜音。這些非理想因素在許多的應用中的影響可能是災難性的，因為雜音可能會出現在感興趣頻帶內。下圖展示了一個存在偏移和增益誤差的輸出頻譜：
幸運的是，如果不同訊號路徑之間的失配可以被精確的識別，那麼他們就可以透過數字的方式消除掉，如下圖所示：
但是及時對其作了消除，偏移和增益失配還是增加了ADC在沒有非線性情況下必須要能夠處理的動態範圍。