最大限度提高STT-MRAM IP的製造產量

        Everspin公司在磁儲存器設計製造和交付到相關應用中的知識和經驗在半導體行業中是獨一無二的。Everspin擁有超過600多項有效專利和申請的智慧財產權，在平面和垂直磁隧道結（MTJ） 位單元的開發方面均處於市場領先地位。本篇文章 宇芯電子要介紹的是如何最大限度提高STT-MRAM IP的製造產量。

        鑄造廠需要傳統的CMOS製造中不使用的新裝置，例如離子束蝕刻，同時提高MTJ位單元的可靠性，以支援某些應用所需的大（1Mbit〜256Mbit）儲存器陣列密度。

        儘管STT-MRAM技術具有足夠的耐久性和讀/寫等待時間，但對工藝變化的敏感性可能會導致可靠性問題。MTJ位單元的缺點之一是讀取視窗小，即高阻狀態和低阻狀態之間的差異通常僅為2-3倍。結果感測MTJ位單元的值比 位單元困難得多。

        STT切換是一個隨機過程。這意味著減少寫電流可提高能效，但會增加寫錯誤的可能性，並降低良率。為了達到可接受的良率並保持現場可靠性，設計人員需要實施複雜的ECC解決方案。僅依靠冗餘元素（例如額外的行或列）會導致較高的面積開銷，並降低MRAM的密度優勢。因此與傳統的CMOS儲存器技術不同，ECC和冗餘機制的組合是克服MRAM的獨特隨機性和工藝變化相關製造挑戰的最佳方法。

        ECC數學表明，要達到一定的晶片故障率（CFR），代工廠必須達到的儲存器位故障率（BFR）在更大的陣列尺寸下變得越來越嚴格。假設對於64Mb儲存器陣列大小存在隨機缺陷，針對最嚴格的汽車ASIL-D級別（相當於SoC級別FIT率為10）的應用程式至少需要DECTED（雙錯誤糾正，三錯誤檢測）級別的ECC，如今，MTJ位單元的代工廠所能達到的BFR水平。雖然ECC方案可以更加寬鬆（例如SECDED-單錯誤糾正，雙錯誤檢測）以用於消費類應用和/或較小的陣列尺寸，但是較大的陣列尺寸將需要更加複雜的ECC機制來滿足可接受的有缺陷零件的總體水平終端使用者的每百萬（DPPM）。

可糾正錯誤的型別/ ECC方案	封存	決定
一個軟錯誤或一個硬錯誤	是	是
兩個硬錯誤	沒有	是
一個軟錯誤和一個硬錯誤	沒有	是
兩個軟錯誤	沒有	是

        為了最大程度地提高製造良率，儲存器BIST解決方案必須在儲存器陣列中利用額外的冗餘元件，並提供複雜的ECC解決方案（支援DECTED）以保護晶片上更大的 。