MT8735原理圖設計手冊資料

TCXO和CO-VCTCxO佈局和佈局規則：

Important：

本檔案是為了減少晶體的熱衝擊。請預留足夠的面積，以供晶形佈線及保留區域使用.時鐘穩定性是影響GPS效能的重要因素。

Placement：

使晶體遠離熱源>10毫米(即2/3/4G PAS和PMIC)；

使晶體遠離ConSys>2.5毫米。晶片(用於TCXO)；

使晶體遠離收發器>2.5毫米(用於共同VCTCXO)；

保持所有晶體元件>0.25毫米遠離周圍的金屬；

至少保留4層PCB的前兩層金屬內層和至少前3層內部機密B.至少保留4層PCB和l層的前兩層金屬東前三層金屬，6層，包括主要地面；

不要將晶體直接置於另一邊的熱源下(即CPU和MMPA)。

Layout：

使用最小寬度跟蹤(≤4 mil)完成所有晶體路由(即電壓、時鐘和GND跟蹤)；

不要將晶體GND痕跡連線到主GND。使用晶體GND跟蹤直接連線到晶片的晶體GND引腳(即ConSys)。晶片、收發信機或PMIC晶體GND引腳)；

晶體GND的長度應>10 mm；

讓所有的晶體路線遠離高速和能量的痕跡。

MT6625L 4 Layers TCXO Layout Recommendations

MT6625L 6 Layers TCXO Layout Recommendations

MT6630 6 Layers TCXO Layout Recommendations

6 Layers co-VCTCXO Layout Recommendations

對於PCB佈線要求，它可以使用L3保留區域(虛線)的VCTCXO GND島作為L4路由。並且讓所有的晶體路線遠離高速和能量的痕跡。

資料來自一牛網論壇--MT8735