上、下拉電阻（定義、強弱上拉、常見作用、吸電流、拉電流、灌電流）
上、下拉電阻定義
上拉電阻是把一個訊號透過一個電阻接到電源(Vcc)，下拉電阻是一個訊號透過一個電阻接到地(GND)。
強上拉、弱上拉
強上拉、弱上拉的強弱只是上拉電阻的阻值不同，沒有什麼嚴格區分。例如：50Ω上拉，一般成為強上拉；100kΩ上拉則稱為弱上拉。下拉也是一樣的。強拉電阻的極端就是0Ω電阻，即將訊號線直接與電源或低相連線。
上、下拉電阻的作用
因為上下拉電阻的作用概念很寬泛，不用領域的使用方法也不同，常見使用方法整理如下：
維持輸入管腳是一個穩態
晶片的管腳有三個型別，輸出（Output，簡稱O）、輸入（Input，簡稱I）和輸入輸出（Input/Output，簡稱I/O）。晶片的輸入管腳，輸入的狀態有三個：高電平、低電平和高阻狀態。高阻狀態，即管腳懸空，很可能造成輸入的結果是不定狀態，引起輸出震盪。有些應用場合不希望出現高阻狀態，可以透過上拉電阻或下拉電阻使管腳穩定狀態。
三極體實現電平轉換電路的外圍電路
三極體屬於電流控制電流型元件，於MOS管不同，MOS管屬於電壓控制電壓型元件。三極體有三個工作區：截至區、放大區和飽和區。以NPN型三極體為例，BE之間那個跟箭頭很像一個二極體，其實BE之間就是一個二極體，BE的壓差（Ube）約為0.6V（實際大小與元器件型號有關。很多都說是0.7V，0.7V只是為例工程計算方便選取的一個比較接近範圍中心得電壓值，在鈴木雅臣《電晶體電路設計》中基射電壓是按照0.6V計算，在工程上並不會有太大差異）。當Ube<0.6V時，BE間得等效二級管沒有導通，此時三極體處於截至狀態；隨著BE之間的電壓差上升，三極體進入放大區，三極體處於放大區或飽和區時Ube=0.6V。這時BE之間的壓差不會隨著輸入的電壓變高而繼續增加，體現出二極體的特性，保持導通電壓。
三極體電平轉換電路
如上圖所示，輸入訊號如果為3.3V電壓訊號，三極體的BE電路等效於一個二極體。我們並不會把二極體兩端之接到電壓和GND之間，一般會串聯電阻，對電流進行控制。
R1電阻輸入限流電阻，因為三極體屬於電流控制元件，當三極體屬於放大或飽和狀態時，Ube的電壓為0.6V，可以根據輸入電壓U計算基極Ib的電流，計算公示為Ib=（U-0.6）/R1，從公示可以看出，若不接限流單組R1，當輸入電壓大於0.6V時，基極電流會非常大，從而燒燬三極體。需根據輸入電壓、三極體的特性進行計算。如果該三極體的放大倍數為50（三極體的固有特性，在放大狀態集電極電流Ic的大小是基極電流Ib的倍）。
輸出電壓 Vout=Vcc-Ic*R2。透過這個公式，我們可以看出：Vcc 確定，上圖中 Vcc 為12V，Vout 在 Ic 為0時達到最大值12V（等於Vcc），由於是數位電路，Vout需要達到0V附近，實現低電平的效果。如果R2選定為1KΩ，很容易計算出 Ic 讓三極體達到飽和狀態的值，
三極體的導流能力有限，如果選定的三極體集電極的額定電流為500mA，那麼 Ic 的最大值 Ic(max)=500mA 所以，R2的選值不能太小，避免Ic太大導致三極體燒燬。透過公式可以看出，集電極電阻越大越容易飽和，飽和區的現象是兩個PN接面均正偏，Ic 不受 Ib的控制，因為 Vout 已經接近 GND 了，不可能憑空產生負電壓。
如果，輸入電壓為3.3V，若要求設計時三極體處於飽和狀態，則 Ic(飽和)=12mA，那麼Ib(min)=Ic(飽和)/=12mA/50=0.24mA，則基極限流電阻R1(max)=(3.3V-0.6V)/Ib(min)=11.25kΩ。若要求輸入3.3V時，三極體飽和，並且要求考慮三極體的放大係數、電阻、Vcc電壓的離散型、精度、波動等因素，需要留夠足夠的餘量。於是，此時我們可能選擇R1為 1kΩ 的電阻讓三極體足夠飽和，另外 R1 的阻值也不能太小，需要考慮 Ib 的額定電流。R1、R2都不能太小的另一個原因是我們需要考慮功耗和節能。
OC、OD電路
對於OC（Open Collector，集電極開路）、OD（Open Drain，漏極開路）電路上拉電阻的功能主要是為集電極開路輸出型電路提供輸出電流通道。有些晶片的輸出管腳，形成了三極體或MOSFET，電商沒有繼承上拉電阻到Vcc。
匯流排I/O介面上、下拉電阻
一些匯流排有輸入輸出介面，本質就是OC或OD的介面。I2C（Inter Intergrated Circuit，內部積體電路）匯流排就是典型的OD輸出結構的應用，典型的I2C電路都有上拉電阻。
增加輸出管腳的驅動能力
晶片的輸出管腳本身並不是OC、OD，但是有時也會增加一個上拉或下拉電阻，透過上拉或下拉來增加或減小驅動電流。
電平標準匹配
改變電平的電位，常用在TTL-CMOS匹配。當TTL電路驅動CMOS電路時，若TTL電路輸出的高電平低於CMOS電路的最低電平(一般為3.5V)，這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平值。注意：上拉電阻的電阻值應不低於CMOS電路的最低高電壓，同時要考慮TTL電路電流（如某埠最大輸入或輸出電流）的影響。
增強電路抗干擾能力
晶片的管腳加上拉電阻來提高輸出電平，從而提高晶片輸入訊號的噪聲容限，增強抗干擾能力。長線傳輸中，電阻不匹配容易引起反射波干擾，加上、下拉電阻的電阻值匹配，能有效抑制反射波干擾。提高匯流排的抗電磁干擾能力，管腳懸空就比較容易受外界的電磁干擾。
吸電流、拉電流、灌電流定義
拉電流：主動輸出電流，是從輸出口輸出電流。
灌電流：被動輸入電流，是從輸出埠流入吸電流。
吸電流：吸是主動吸入電流，是從輸入埠流入吸電流和灌電流就是從晶片外電路透過引腳流入晶片內的電流，區別在於吸收電流是主動的，從晶片輸入端流入的叫吸收電流(即吸電流)。
拉電流是數位電路輸出高電平給負載提供的輸出電流，灌電流時輸出低電平時外部給數位電路的輸入電流，它們實際就是輸入、輸出電流能力；吸電流是對輸入端（輸入端吸入）而言的,而拉電流（輸出點流出）和灌電流（輸出端被灌入）是相對輸出端而言的。
上拉電阻阻值選擇原則
1）從節約功耗及晶片的灌電流能力考慮，電阻值應當足夠大。電阻越大，電流越小。
2）從確保足夠的驅動電流考慮，電阻值需要足夠小。電阻值越小，電流越大。
3）對於高速電路，過大的上拉電阻可能邊沿變平緩。需要電阻與電容形成RC濾波電路，影響訊號的高頻分量的傳輸。
4）驅動能力與功耗的平衡。以上拉電阻為例，一般來說，上拉電阻越小，驅動能力越強，但功耗越大，設計時應注意二者之間的平衡。
5）下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。
6）高低電平的設定。不同電路的高低電平的門檻電平會有所不同，電阻應適當設定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時開關管導通，上拉電阻和開關管導通電阻分壓值應確保在零電平門檻之下。
7）頻率特性。以上拉電阻為例，上拉電阻和開關管漏源極之間的電容和下級電路之間的輸入電容會形成RC延遲，電阻越大，延遲越大。上拉電阻的設定應考慮電路在頻率方面的需求。