Hi3511/Hi3512硬體設計資料

1 小系統外部電路要求

1.1 Clocking 電路

Hi3511/Hi3512 系統時鐘從 XIN 管腳輸入，供給內部的 PLL 電路，由時鐘管理模組產生系統內部所需要的相關時鐘。Hi3511/Hi3512 的時鐘管理模組框圖如圖 1-1 所示

設計系統時鐘電路時，有 2 種方式可以選擇：

透過晶片內部的反饋電路與外部的 27MHz 晶體振盪電路一起構成系統時鐘。

直接由外部的時鐘電路產生時鐘，透過 XIN 管腳輸入。

除了系統時鐘外，Hi3511/Hi3512 還透過以下時鐘管腳來滿足不同模組的時鐘需求：

XIN24 管腳輸入 24MHz 時鐘，提供 OTG 時鐘。

VInCK（n=0～3）管腳輸入影片資料同步時鐘，提供影片 Vin（n=0～3）通道時鐘，頻率 13.5MHz～85MHz。

RTCXIN 管腳輸入 32.768kHz 時鐘，提供 RTC 時鐘。

PCICLK 管腳配置為輸入時，可以提供 PCI 介面的時鐘，頻率 0MHz～66MHz。

Hi3511/Hi3512 的 PCICLK 支援主從模式，具體描述請參見《Hi3511/Hi3512 H.264編解碼處理器 使用者指南》。

推薦晶振連線方式及器件引數如圖 1-2 所示。

1.2 復位和 Watchdog 電路

Hi3511/Hi3512 的 RSTN 管腳為復位輸入管腳，要求的復位訊號為低電平脈衝，脈衝寬度時間大於 12 個 XIN 管腳輸入的晶振時鐘週期。

板級設計時，為了系統穩定，建議採用專用的復位晶片產生復位訊號，用於復位Hi3511/Hi3512（一般復位脈衝寬度為 100ms～300ms）。

系統異常時，Hi3511/Hi3512 可以透過 WDGRST 管腳產生低電平脈衝，因此可以把WDGRST 管腳連線到系統復位上來複位整個系統。需要注意的是，WDGRST 管腳為OD 輸出，必須外接上拉電阻。

復位和 Watchdog 典型設計電路如圖 1-3 所示

1.3 JTAG Debug 介面

Hi3511/Hi3512 JTAG 介面符合 IEEE1149.1 標準。PC 可透過此介面連線 Multi-ICE 模擬器，除錯 ARM CPU。JTAG Debug 介面訊號如表 1-1 所示。

表1-2 TESTMODE0 模式說明

JTAG 連線方式及標準聯結器管腳定義如圖 1-4 所示。

1.4 Power Supply 電路

Hi3511/Hi3512 晶片電源需求如表 1-3 所示。

所有的模擬電源與數字電源之間都需要透過磁珠隔離。

模擬電源對應的模擬地與數字地之間用磁珠隔離。

當不使用 USB2.0 OTG 模組時，OTG 模擬電源和模擬地 OTGVDDA33、OTGVSSA33 可以懸空；數字電源 OTGVDD12 和 OTGVSS 不能懸空，需要分別連線到 1.2V 電源和地。

當不使用 RTC 模組時，RTCBATT 管腳可以懸空。

建議電源設計時功耗按照 30%降額設計。

每 2 個電源管腳需要放置至少 1 個 100nF 的去耦電容，每個電源可根據管腳數量放置至少 1 個 10μF 的濾波電容。

1.5 中斷和 GPIO 管腳

1.5.1 中斷

Hi3511/Hi3512 內部有 32 箇中斷源，詳細的中斷向量表請參見《Hi3511/Hi3512 H.264編解碼處理器 使用者指南》。其中中斷向量 6（GPIO0）、中斷向量 7（GPIO1）、中斷向量 8（GPIO2～7 組合中斷請求）用於響應 GPIO 中斷，中斷向量 22 用於響應 INTRN中斷。可以根據單板需求進行晶片外部中斷設計。

Hi3511/Hi3512 的 GPIO 中斷有以下特點：

可以控制中斷源的組合、極性及邊沿特性。

可以將中斷配置成 IRQ 或 FIQ 模式。

可以遮蔽中斷。

支援原始中斷源查詢和遮蔽後中斷源狀態查詢。

1.5.2 GPIO 管腳

Hi3511 和 Hi3512 分別有 8 組 GPIO 管腳和 10 組 GPIO 管腳，每組有 8 個可程式設計的 I/O管腳。每個 GPIO 管腳均可以配置為輸入、輸出或者 OD 輸出，具體情況如下：

GPIO 作為輸入管腳時可以用作外部中斷源。

GPIO 作為輸出管腳時可以按位輸出 0 或 1。

GPIO 作為 OD 輸出時，需要外加上拉電阻。

GPIO 管腳均與其他功能管腳複用，具體複用關係和配置選擇請參見《Hi3511/Hi3512 H.264 編解碼處理器 使用者指南》。

上電時預設為 GPIO 的管腳預設定義為輸入管腳。

  

2 原理圖和 PCB 設計建議

2.1 PCI 匯流排介面

2.1.1 特點

Hi3511/Hi3512 PCI 匯流排符合 PCI2.3 匯流排標準，併相容 miniPCI 介面協議，具體訊號管腳及功能描述請參見《Hi3511/Hi3512 H.264 編解碼處理器 使用者指南》中有關 PCI 介面的內容。

Hi3511/Hi3512 可工作在 PCI 匯流排 Host 和 Device 兩種模式下。

Hi3511/Hi3512 PCI 匯流排特點如下：

匯流排位寬為 32bit，匯流排時脈頻率最高可以支援 66MHz。

支援 PCI Host 模式。

− 支援 INTA 和 INTB 兩個中斷輸入。

− 支援 memory read/write 和 configuration read/write 命令，配置訪問時可支援Type0 和 Type1 配置命令。

− 內建 PCI 匯流排仲裁器，且最多支援 5 個 PCI 裝置的匯流排仲裁。

支援 PCI Device 模式。

− 僅支援 PCI_INTA 產生中斷請求。

− 支援 memory read/write、I/O read/write 和 configuration read/write 命令。

− 支援 PCI 側到 AHB 側的地址翻譯。

支援使用者可程式設計的 doorbell 中斷。

支援使用者可程式設計的 doorbell 中斷。

支援對 memory 的 prefetchable 訪問和 non-prefetchable 訪問。

2.1.2 原理圖設計建議

在設計原理圖時需要注意：PCI 匯流排訊號根據功能來分，可以分為電源、時鐘復位、資料地址、介面控制及報錯、仲裁、中斷請求幾種訊號。

2.1.2.1 PCI Host 模式

Hi3511/Hi3512 工作在 PCI Host 模式時，Hi3511/Hi3512 提供匯流排仲裁，響應處理 PCI中斷。

電源設計

Hi3511/Hi3512 支援 3.3V 的 PCI 工作介面電壓，可以承受 5V 的電壓訊號。直接掛在Hi3511 PCI 匯流排上的裝置都必須滿足 3.3V 的工作電壓。如果需要相容 5V 的環境，可以透過相容 5V/3.3V 環境的 PCI 橋片電路或者匯流排開關器件進行外擴。

Hi3511/Hi3512 PCI 最多直接外掛 5 個裝置。如需要外掛更多裝置，或者匯流排環境比較複雜時，需要透過橋片進行多級 PCI 匯流排設計。

時鐘 PCI_CLK/復位 PCI_RST 

Hi3511/Hi3512 PCI 匯流排時脈頻率為 0MHz～66MHz，該時鐘可以由 Hi3511/Hi3512 晶片內部產生。當外接裝置超過 2 個時，需要加時鐘驅動電路分別驅動每個裝置。

PCI_CLK 也可以由外部的時鐘電路提供（圖 2-1 中的虛線部分），分別供給Hi3511/Hi3512 和外接的裝置。

PCI_RST 由 Hi3511/Hi3512 發起，分別連線到各個 Device 上，不需要做特殊處理。

PCI_CLK 參考設計如圖 2-1 所示。

資料轉載：