Verilog乘法的實現——幾種使用多級流水實現方法對比(2)
實驗目的
研究實現不同級流水下Verilog實現16位有符號乘法器使用的資源情況。
實驗內容
1.Xilinx Multiplier IP 配置成DSP實現( Multiplier Construction:Use Mults)
Pipeline Stages:1 資源使用情況
Pipeline Stages:3 資源使用情況
Pipeline Stages:6 資源使用情況
2.Xilinx Multiplier IP 配置成LUT實現( Multiplier Construction:Use LUTs)
Pipeline Stages:1 資源使用情況
Pipeline Stages:3 資源使用情況
Pipeline Stages:6 資源使用情況
3.自己用RTL程式碼實現(待研究)
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