FPGA定點小數計算（Verilog版）第一篇——加法運算

FPGAerClub發表於2018-04-16
FPGA
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首先是qadd.v

testbench檔案：

用Synplify Pro綜合後得到的RTL檢視：

ActiveHDL的指令碼檔案：

ActiveHDL功能模擬波形圖：


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