數字設計ic晶片流程

前端設計的主要流程：

1、晶片規格：晶片需要達到的具體功能和效能方面的要求

2、詳細設計：就是根據規格要求，實施具體架構，劃分模組功能。

3、HDL編碼：使用硬體描述語言(vhdl Verilog hdl)將功能以程式碼的形式描述實現。換句話也就是說將實際的硬體電路功能透過HDL語言描述起來，形成RTL程式碼(使用cadence軟體)

4、模擬驗證：模擬驗證就是檢驗編碼設計的正確性，模擬驗證工具Mentor公司的ModelSIM，Synopsys的VCS，還有Cadence的NC-Verilog均可以對RTL級的程式碼進行設計驗證(使用Cadence或Modelsim或Synopsys的VCS等軟體)

5、STA：Static Timing Analysis(STA)，靜態時序分析，屬於驗證範疇，它主要是在時序上對電路進行驗證，檢查電路是否存在建立時間(setup time)和保持時間(hold time)的違例(violation)。一個暫存器出現這兩個時序違例時，是沒有辦法正確取樣資料和輸出資料的，所以以暫存器為基礎的數字晶片功能肯定會出現問題。

6、形式驗證：是驗證範疇，它是從功能上(STA是時序上)對綜合後的網表進行驗證。常用的就是等價性檢查方法，以功能驗證後的HDL設計為參考，對比綜合後的網表功能，他們是否在功能上存在等價性。這樣做是為了保證在邏輯綜合過程中沒有改變原先HDL描述的電路功能。(形式驗證工具有Synopsys的Formality)，從設計程度上來講，前端設計的結果就是得到了晶片的門級網表電路。

Backend design flow後端設計流程：

1、DFT

Design ForTest，可測性設計。晶片內部往往都自帶測試電路，DFT的目的就是在設計的時候就考慮將來的測試。DFT的常見方法就是，在設計中插入掃描鏈，將非掃描單元(如暫存器)變為掃描單元。關於DFT，有些書上有詳細介紹，對照圖片就好理解一點。(DFT工具Synopsys的DFT Compiler)

2、佈局規劃(FloorPlan)

佈局規劃就是放置晶片的宏單元模組，在總體上確定各種功能電路的擺放位置，如IP模組，RAM，I/O引腳等等。佈局規劃能直接影響晶片最終的面積。(工具為Synopsys的Astro)

3、CTS

Clock Tree Synthesis，時鐘綜合，簡單點說就是時鐘的佈線。由於時鐘訊號在數字晶片的全域性指揮作用，它的分佈應該是對稱式的連到各個暫存器單元，從而使時鐘從同一個時鐘源到達各個暫存器時，時鐘延遲差異最小。這也是為什麼時鐘訊號需要單獨佈線的原因。CTS工具，(Synopsys的Physical Compiler)

4、佈線(Place & Route)

這裡的佈線是指普通訊號佈線了，包括各種標準單元(基本邏輯閘電路)之間的走線。比如我們平常聽到的0.13um工藝，或者說90nm工藝，實際上就是這裡金屬佈線可以達到的最小寬度，從微觀上看就是MOS管的溝道長度。(工具Synopsys的Astro)

5、寄生引數提取

由於導線本身存在的電阻，相鄰導線之間的互感,耦合電容在晶片內部會產生訊號噪聲，串擾和反射。這些效應會產生訊號完整性問題，導致訊號電壓波動和變化，如果嚴重就會導致訊號失真錯誤。提取寄生引數進行再次的分析驗證，分析訊號完整性問題是非常重要的。(工具Synopsys的Star-RCXT)

6、版圖物理驗證

對完成佈線的物理版圖進行功能和時序上的驗證，驗證專案很多，如LVS(layout Vs Schematic)驗證，簡單說，就是版圖與邏輯綜合後的門級電路圖的對比驗證;DRC(Design Rule Checking)：設計規則檢查，檢查連線間距，連線寬度等是否滿足工藝要求，ERC(Electrical Rule Checking)：電氣規則檢查，檢查短路和開路等電氣規則違例;等等。工具為Synopsys的Hercules實際的後端流程還包括電路功耗分析，以及隨著製造工藝不斷進步產生的DFM(可製造性設計)問題。物理版圖驗證完成也就是整個晶片設計階段完成。

7、物理版圖以GDSII的檔案格式交給晶片代工廠(稱為Foundry)在晶圓矽片上做出實際的電路。

8、再進行封裝和測試。

文章來源：一牛網