modelsim指令碼模擬設計（三）帶標頭檔案模擬
verilog的標頭檔案設計與C語言類似，可以參考這個
verilog條件編譯：ifdefendif
帶標頭檔案模擬的只需要在測試檔案中新增一行程式碼就行了
`include "my_include.v" //假設my_include.v就是我們的標頭檔案
在模擬的時候需要注意將這個標頭檔案與測試檔案放在相同的資料夾下面，不能放到別的資料夾中，即使放到別的資料夾之後，在include的時候使用絕對路徑好像也不行（我試過，如果又不一樣或者另外的方法的歡迎討論）。
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