大神教你如何優化變壓器匝間電容？

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     變壓器繞組繞在磁芯骨架上，特別是饒組的層數較多時，不可避免的會產生分佈電容，由於變壓器工作在高頻狀態下，那麼這些分佈電容對變壓器的工作狀態將產生非常大的影響，如引起波形產生振盪，EMC變差，變壓器發熱等。

　　所以，我們很有必要對變壓器的分佈電容狠狠的研究一把，下面我們就對這個分佈電容來展開討論。

　　分佈電容既然有危害，那麼我們就要設法減小這個分佈電容的影響，首先我們來分析下分佈電容的組成。

　　變壓器的分佈電容主要分為4個部分：繞組匝間電容，層間電容，繞組電容，雜散電容，下面我們來分別介紹。

　　首先講講繞組匝間電容

　　我們知道電容的基本構成就是兩塊極板，當兩塊極板加上適當的電壓時，極板之間就會產生電場，並儲存電荷。

　　那麼，我們是否可以把變壓器相鄰兩個繞組看成連個極板呢?答案是可以的，這個電容就是繞組匝間電容。

　　以變壓器初級繞組為例，當直流母線電壓加在繞組兩端時，各繞組將平均分配電壓，每匝電壓為 Vbus/N，也就是說每匝之間的電壓差也是Vbus/N。當初級MOS管開關時，此電壓差將對這個匝間電容反覆的充放電，特別是大功率電源，由於初級匝數少，每匝分配的電壓高，那麼這個影響就更嚴重。

　　但總的來說，匝間電容的影響相對於其他的分佈電容來說，幾乎可以忽略。

　　要減小這個電容的影響，我們可以從電容的定義式中找到答案：

　　C=εS/4πkd

　　其中 C:繞組匝間電容量

　　ε：介電常數，由兩極板之間介質決定

　　S：極板正對面積

　　k：靜電力常量

　　d：極板間的距離

　　從上式我們可以看出，可以選用介電常數較低的漆包線來減小匝間電容，也可以增大繞組的距離來減小匝間電容，如採用三重絕緣線。

　　接下來我們來看看看繞組的層間電容，這裡的層間電容指的是每個單獨繞組各層之間的電容。

　　我們知道，在計算變壓器時，一般會出現單個繞組需要繞2層或2層以上，那麼此時的每2層之間都會形成一個電場，即會產生一個等效電容效應，我們把這個電容稱為層間電容。

　　如下圖：

 

　　電容C就是層間電容

　　層間電容是變壓器的分佈電容中對電路影響最重要的因素，因為這個電容會跟漏感在MOSFET開通於關閉的時候，產生振盪，從而加大MOSFET與次級Diode的電壓應力，使EMC變差。

　　既然有害處，那麼我們就需要想辦法來克服它，把它的影響降低到可以接受的範圍。

　　方法一：參照6樓的公式，在d上作文章，增大繞組的距離來減小層間電容，最有代表性的就是採用三重絕緣線。

　　但這個方法有缺點，因為線的外徑粗了之後，帶來的後果就是繞線層數的增加，而這不是我們想看到的。

　　方法二：可以通過選擇繞線視窗比較寬的磁芯骨架，因為繞線視窗寬，那麼單層繞線可以繞更多的匝數，也意味著可以有效降低繞線的層數，那麼層間電容就有效降低了。

　　這個是最直接的，也是最有效的。

　　但同樣有缺點，選擇磁芯骨架要受到電源結構尺寸的限制。

　　方法三：可以在變壓器的繞線工藝上來作文章

　　可以採用交叉堆疊繞法來降低層間電容，如下圖

 

　　此種繞法有個顯著缺點，會增加初次級之間的耦合面積，也就是說會加大初次級繞組之間的電容，使EMC變差，有點得不償失的感覺。

　　方法四：還是在繞制工藝上作文章

　　先來看普通的繞法
 

　　如上圖，這個是我們常用的繞法(也叫U形繞法)，我們可以清楚的看到，第1匝與第2N匝之間的壓差將非常大，在初中我們學過的物理上有講，Q=C*U，壓差越大，那麼在這個電容上儲存的電荷就越多，那麼這個地方的干擾電壓斜率將非常大，也就是說在這個地方形成的干擾就越大。

　　我們可以採用Z形繞法來降低這個影響

　　Z形繞法(也叫摺疊繞法)如下

 

　　從上圖我們可以看到，此種繞法可以顯著降低電壓斜率，對EMC時非常有利的。

　　缺點就是繞制工藝相對複雜點。

　　接下來說說繞組電容

　　顧名思義，繞組電容就是指繞組之間產生的電容，比如說初級繞組Np與次級繞組Ns之間的電容

　　此電容由於存在於初次級繞組之間，對電路的EMI是相當不利的，因為初級產生的共模電流訊號可以通過這個電容耦合到次級中去，這就造成了非常大的共模干擾;而共模干擾可能會引起電路噪音或者輸出的不穩定。

　　解決的方法一般就是在初次級之間加一個遮蔽層，並且將這個遮蔽層接到電路中的某點，來降低此電容的影響

　　一般把這種遮蔽層稱為法拉第遮蔽層，一般由銅箔或繞組構成

　　在用銅箔時，我們一般用0.9T,或者1.1T，不選擇1T，因為1T的話，容易短路。

　　那為何不能短路呢，短路會帶來什麼樣的後果?

　　將磁力線短路了，那麼電感就接近零，再反射到初級，那麼初級的電感也為零，這個時候初級是通電的，結果……“砰”就炸機了。