計算機組成原理學習 Part 2

AlwaysBeShine發表於2024-06-17
計算機

系統匯流排

匯流排

連線各個部件的資訊傳輸線，是各個部件共享的傳輸介質

結構

  1. 單匯流排image
  2. 面向 CPU 的雙匯流排image
  3. 以儲存器為中心的雙匯流排image
  4. 三匯流排image
  5. 三匯流排的又一形式image
  6. 四匯流排image

分類

  1. 片內匯流排：晶片內部的匯流排
  2. 系統匯流排：計算機各部件之間的資訊傳輸線

\[ \begin{cases} 資料匯流排 & 雙向 \quad 與機器字長、儲存字長有關\\ 地址匯流排 & 單向 \quad 與儲存地址、I/O地址有關\\ 控制匯流排 & 有出（中斷請求、匯流排請求）有入（儲存器讀寫，匯流排允許、中斷確認） \end{cases} \]

  1. 通訊匯流排：用於計算機系統之間或計算機系統與其他系統之間的通訊

\[傳輸方式 \begin{cases} 序列通訊匯流排\\ 並行通訊匯流排 \end{cases} \]

物理實現

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特性

  1. 機械特性：尺寸、形狀、管腳數及排列順序
  2. 電氣特性：傳輸方向和有效的電平範圍
  3. 功能特性：每根傳輸線的功能（地址、資料和控制）
  4. 時間特性：訊號的時序關係

效能指標

  1. 匯流排寬度：資料線的根數
  2. 標準傳輸率：每秒傳輸的最大位元組數（MBps）
  3. 時鐘同步/非同步 ： 同步、不同步
  4. 匯流排複用：地址線與資料線複用
  5. 訊號線數：地址線、資料線和控制線的總和
  6. 匯流排控制方式：突發、自動、仲裁、邏輯、計數
  7. 其他指標：負載能力

標準

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\[\begin{array}{|c|c|c|c|} \hline 匯流排標準 & 資料線 & 匯流排時鐘 & 貸款\\ \hline ISA & 16 & 8MHz(獨立) & 16 MBps\\ \hline EISA & 32 & 8MHz(獨立) & 33 MBps\\ \hline VESA & 32 & 32MHz(cpu) & 132 MBps\\ \hline PCI & 32/64 & 33/66 MHz(獨立) & 132/528MBps\\ \hline AGP & 32 & 66.7/133MHz(獨立) & 266/533MBps\\ \hline RS-232 & 序列通訊匯流排標準 & 資料終端裝置和 & 資料通訊裝置之間的標準介面\\ \hline USB & 序列介面匯流排標準 & 帶(普通無)遮蔽雙絞線 & 1.5/12Mbps(1.0) 480Mbps(2.0)\\ \hline \end{array} \]

匯流排控制

匯流排判優控制

基本概念

  • 主裝置（模組）對匯流排有控制權
  • 從裝置（模組）響應從主裝置發來的匯流排命令

\[\begin{cases} 集中式 & \begin{cases} 鏈式查詢\\ 計數器定時查詢\\ 獨立請求方式 \end{cases}\\ 分散式 \end{cases} \]

鏈式查詢方式

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計數器定時查詢方式image

獨立請求方式image

匯流排通訊控制

目的

解決通訊雙方協調配合問題

匯流排傳輸週期

\[匯流排傳輸週期 \begin{cases} 申請分配階段 & 主模組申請，匯流排仲裁決定\\ 定址階段 & 主模組向從模組給出地址和命令\\ 傳數階段 & 主模組和從模組交換資料\\ 結束階段 & 主模組撤銷有關資訊 \end{cases} \]

匯流排通訊方式

\[匯流排通訊方式 \begin{cases} 同步通訊 & 由統一時標控制資料傳送\\ 非同步通訊 & 採用應答方式，沒有公共時鐘標準\\ 半同步通訊 & 同步、非同步結合\\ 分離式通訊 & 充分挖掘系統匯流排每個瞬間的潛力 \end{cases} \]

同步式資料輸入

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同步式資料輸出image
非同步通訊![[Pasted image 20240614194544.png]]
半同步通訊（同步、非同步結合）

\[\begin{cases} 同步 & \begin{cases} 傳送方用系統時鐘前沿發訊號\\ 接收方用系統時鐘後沿判斷和識別 \end{cases}\\ 非同步 & \begin{cases} 允許不同速度的模組和諧工作\\ 增加一條等待響應訊號（\overline{WAIT}） \end{cases} \end{cases} \]

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以輸入資料為例的半同步通訊時序
  • \(T_1\) 主模組發地址
  • \(T_2\) 主模組發命令
  • \(T_w\) 當 \(\overline{WAIT}\) 為低電平時，等待一個 T
  • \(T_w\) 當 \(\overline{WAIT}\) 為低電平時，等待一個 T
  • ……
  • \(T_3\) 從模組提供資料
  • \(T_4\) 從模組撤銷資料，主模組撤銷命令
分離式通訊

充分挖掘系統匯流排每個瞬間的潛力，一個匯流排傳輸週期

\[\begin{cases} 子週期1 & 主模組申請佔用匯流排，使用完後即放棄匯流排的使用權\\ 子週期2 & 從模組申請佔用匯流排，將各種資訊送至匯流排上 \end{cases} \]

特點
  1. 各模組有權申請佔用匯流排
  2. 採用同步方式通訊，不等對方回答
  3. 各模組準備資料時，不佔用匯流排
  4. 匯流排被佔用時，無空閒
  5. 充分提高了匯流排的有效佔用

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