QuartusII呼叫 PLL_IP核方法（Mega Wizard）

Handat發表於2024-06-02

【基本資訊】

要求：呼叫PLL—IP核，50Mhz晶振輸入，輸出四路時鐘不同訊號：100Mhz，25Mhz，50Mhz(90°相位)，50Mhz（20%佔空比）。

晶片型號：cyclone Ⅳ EP4CE10F17C8

平臺工具：Quartus II 15.0 (64-bit)、Modelsim SE-64 10.4

【PLL_IP核簡介】

IP核：ASIC或FPGA中預先設計好具有某種功能的電路模組，引數可修改，目的在於提高開發效率。

QuartusII軟體下IP核呼叫方式：Mega Wizard外掛管理器（常用）、SOPC構造器、DSP構造器、Qsys設計系統例化。

PLL（Phase Lockded Loop，鎖相環）常用IP核之一，可對輸入時鐘訊號進行任意分頻、倍頻、相位、佔空比調整。Altera 模擬鎖相環，優點：訊號穩定度高，相位連續可調，延時連續可調；缺點：受溫度、電磁輻射影響，可能失鎖。

【PLL_IP核配置】

進入QuartusII，直接開啟Mega Wizard外掛管理器或者開啟工具選單欄下IP—catalog，PLL-ALTPLL。

1、配置第一步進行引數/模式設定。

注意模式區別：

源同步：使用於高速資料介面，若資料和時鐘同時到達輸入管腳，那麼在 I/O 單元輸入暫存器的資料與時鐘埠，資料與時鐘之間的相位關係保持不變。

無補償：PLL 不對任何時鐘網路進行補償（允許延遲），相對 PLL 時鐘輸入，PLL 內部以及外部時鐘輸出均有相位偏移。

標準：內部時鐘是與輸入時鐘管腳相位對齊，若連線外部時鐘輸出管腳，則外部時鐘輸出管腳會產生相對於時鐘輸入管腳的相位延遲，標準模式的時鐘最好作用在暫存器上。

零延遲緩衝：外部時鐘輸出管腳與時鐘輸入管腳是相位對齊的，沒有延遲，作用輸出不建議作用暫存器。

2、配置訊號輸入和鎖定輸出設定：

3、Bandwidth/CSS和時鐘切換這些高階屬性配置跳過即可。

4、PLL Reconfiguration動態/動態相位重配置跳過。

5、輸出時鐘訊號配置（重點），共可輸出五路訊號，輸出勾選使能，按需配置頻率、佔空比、相位。

配置完成，繼續下一步，如果採用modelsim外部模擬軟體的話，可以看到所需的模擬庫。

最後確認頁面，左邊圖可看到PLL_IP產生了四路時鐘訊號和一路鎖定訊號，時鐘訊號引數型別很清楚。最後需要勾選inst.v例項化檔案，方便後面呼叫IP核。

【PLL_IP核呼叫】

1、IP核呼叫

pll_ip_inst.v檔案就是PLL_IP核例項模組，這裡簡單寫個頂層檔案呼叫即可，可以透過引腳配置上機測試下輸出。

`module ip_pll(   
    input       sys_clk,   
    output      clk_100Mhz          ,
    output      clk_25Mhz           ,
    output      clk_50Mhz_90deg     ,
    output      clk_50Mhz_20DC      ,
    output      locked_sig
);

pll_ip	pll_ip_inst (
	.inclk0 ( sys_clk ),
	.c0 ( clk_100Mhz ),
	.c1 ( clk_25Mhz ),
	.c2 ( clk_50Mhz_90deg ),
	.c3 ( clk_50Mhz_20DC ),
	.locked ( locked_sig )
);
endmodule

對工程檔案全編譯，可以看到（下圖），晶片資源的使用情況，EP4CE10F17C8有兩個PLL，其他邏輯電路沒有使用。