鎖相環學習---CD4046

QM1412發表於2024-05-30

介紹

cd4046主要用於調頻（FM）訊號的調製與解調，頻率的合成，各種音訊產生的領域。本博文主要介紹一下CD4046的一些基礎配置還有基礎用法，用2023年電賽H題為例子搭建（其實我也只會這個了QAQ），第一次學這個東西，如果有講不到的東西，請見諒😶‍🌫️（所參考的資料還有自己所用的軟體都丟到了後面的參考部分）

鎖相環框圖

下面是鎖相環的最基本工作流程框圖，訊號輸入到鑑頻鑑相器（PD），然後流過環路濾波器（LP），然後控制壓控振盪器（VCO）輸出訊號，無論是數字的還是模擬的，框圖都是如此，只是各個部分的設計不一樣，本博文從CD4046入手。

stateDiagram-v2 direction LR [*]--> PD PD --> LP LP --> VCO VCO -->[*] VCO --> PD

內部框圖

這個框圖是手冊最典型的電路設計圖，內部主要是PD和VCO部分，設計的時候採用相位比較器Ⅱ（13引腳），這個比較準，輸入的訊號可以是正弦或者方波都可以鎖定，這裡要明確的就是鎖相環鎖定的是基頻訊號，剩下要注意的就在下面討論好了，重點設計的部分也就是LP部分和VCO的配置。

引腳介紹

下面介紹一下關於引腳的配置，實際電路中不是所有的引腳都需要使用到，所以根據自身的要求選自己要使用的引腳就接線即可，具體的接線啥的，讓我們繼續往下看吧:D

引腳號	符號	功能
1	Q_p	是相位比較器的鎖定指示輸出端，當電路進入鎖定狀態時，該腳輸出高電平1，而在失鎖時該腳輸出低電平0(`可以用作指示燈`)
2	Q	相位比較器`PCⅠ`的輸出端
13	Q_CⅡ	相位比較器`PCⅡ`的輸出端
3	COMP	比較輸入端
4	Q_VCO	VCO輸出端
5	INH	VCO的禁止端，該腳置高電平1時/懸空，VCO禁止工作;該腳置低電平0時，VCO工作
6	C₁	外接電容，作為內部震盪電容（用於確定固有震盪頻率）
7	C₂	外接電容，作為內部震盪電容（用於確定固有震盪頻率）
16	V_DD	電源供電+5V/+15V
8	V_SS	GND
9	VCO_IN	經過環路濾波之後輸入控制VCO
10	Q_DEM	為低通濾波後源極輸出器的輸出端
11	R₁	外接電阻，R₁和C₁決定 VCO的振盪頻率
12	R₂	外接電阻，R₂決定 VCO的最低振盪頻率f_min，R₂阻值減小時,f_min增大，頻率範圍會縮小
14	S_IN	訊號輸入端，一般要求輸入訊號電壓不小於100mv
15	D_Z	內部穩壓二極體VDW的正電壓輸出端，為外電路提供穩壓電源，穩壓範圍U_Z=4.45~6.15V( I_Z =50mA)，一般為5.2V左右，在電路中需外接限流電阻

VCO的配置

vco的配置是這款ic的重難點之一，是肥腸重要滴，重點注意的就是C₁，C₂和R₁，這兩個電容是vco的啟震電容，與R1配合來確定鎖相環的中心頻率f0,下面的圖就是關於C1與對應頻率之間的關係。（截圖來自ti官方的手冊，放在下面的資料了）

其中橫座標是頻率，看你設計的工作範圍在哪裡，對應選擇，左邊有個提示R1選擇哪個，結合工作電壓，看對應的曲線。但是實際中，我更喜歡用下面的方式來確定。

先確定自己的中心頻率是多少（博主這邊選取f0=50KHz，工作電壓為5V，如下圖紅線所示）

確定C1和C2的大小（這兩個電容是一樣的，而且最好是同一個廠家的）

確定電容之後，用一個20K的電位器，替代R₁（這裡選20K是因為手冊對應的是10K，所以建議從10K附近調節就好了）

將VCO_IN（引腳9）接入2.5V的直流電壓。

然後用示波器看 Q_VCO（引腳4）的波形，透過調節電位器，使得中心頻率在50KHZ(這是我的設計！)

當調節到50KHz左右的時候（有點誤差也行:D），然後斷電，記錄此時電位器是阻值

選一個固定的電阻，阻值和記錄的阻值差不多即可，接入R₁

環路波器設計

這個環路濾波器的設計，就是重點的重點了，PD和VCO都整合在晶片裡面，而環路濾波器就是外接的，也就是自己設計的部分，由於涉及了很多數學公式的推導，還有自控原理的知識（本人這部分學的不咋地QAQ），所以根據白白的小木魚的教程，採用一款軟體設計，計算公式和推導有興趣的可以去參考一下《鎖相環設計、模擬與應用（第五版）》

1.PLL Configuration

這個濾波器軟體比較古老，得用虛擬機器裝一個XP系統在該系統之下設計，也是參考《鎖相環設計、模擬與應用（第五版）》配套的軟體設計。

安裝開啟之後就是上面的樣子，一些的基礎的配置我直接按照白白的小木魚這個up來的，然後下面來重點關注一下兩個引數。

Center frequwency：這個就是中心頻率f0，我建議根據實際測的中心頻率填寫就可以了

K0:這個引數是環路的增益，計算公式是$k_0 = 2\pi f / U$,其中f就是輸出的頻率，U就是vco的控制電壓

至於K0的測量，可以用掃頻的方式，VCO的輸入電壓從5V遞減到0.3V左右（看自己的情況），步長0.1V,記錄電壓與頻率的對應數值，然後透過matlab或者excel表格做一個線性擬合，得到斜率，然後帶入公式反解求出K0。

2.Filter Design

接下來是濾波器設計，上面是引數的設計，用於待會這個軟體模擬使用。從下圖中，也就是截止頻率-3db的點，這裡是我們要計算的，具體計算也是參考那本書，最後設計的要求就是相位裕度要在50°~ 70°左右，阻尼係數要在0.6~0.8之間，就儘量往這個結果調就沒什麼太大的問題了。

然後下面有一個Schematic這個按鍵，按完之後就彈出下面這個介面，也就是濾波器的拓撲結構圖，一個超前滯後濾波器，然後確定C₁的取值，點選Calculate就會自動幫你計算出符合設計的引數，然後就可以根據拓撲圖進行搭建。

完成以上的設計之後，回到剛剛Filter Design介面，然後看到下面有一個Plot Bode,這是用來檢視波特圖的，如果自控學的比較好的就很容易明白是什麼意思，如果跟我一樣學的不咋地的，就看看紅線和綠線是否如下圖所示，並且交點正好就是設計的截止頻率的點（後面得惡補一下自控了QAQ，這玩意真不好理解），旁邊的引數是調整一些圖形顯示的比例的，沒有什麼太大的要求。

3.PLL simulation

接下來是看看設計的濾波器的頻響圖，看看設計的濾波器是否符合系統的穩定等引數（主要為了驗證設計是否正確），部分博主覺得比較重要的已經做了標記，無論設計的如何，主要看模擬後面是否都如下圖一樣穩定了，穩定了說明已經鎖住了，反之則需要重新設計一下濾波器，可能某些引數沒有調好。

接線與實物展示

1.設計框圖

這是我自己的想法，因為這個鎖相環輸入的要在2.5V的地方工作（實際測是這樣的），然後峰峰值要大於100mv，然後輸出的電壓是5V的方波訊號，考慮到微控制器還有fpga等輸入IO都是3.3V，為了防止損壞，就再設計一路降低幅值的電路（這裡我直接用電阻分壓的，沒找到好的電路，如果頻率高於200K，建議換其他方案）

flowchart LR C{總的流程} -->|One| D[電壓抬升] C -->|Two| E[PLL核心] C -->|Three| F[輸出電壓削減]