“本文主要轉載自https://zhuanlan.zhihu.com/p/93133247，高屋建瓴。其中關於如何會產生latch的部分，轉載自https://zhuanlan.zhihu.com/p/34408492?from_voters_page=true。”
在FPGA的設計中，避免使用鎖存器是幾乎所有FPGA工程師的共識，Xilinx和Altera也在手冊中提示大家要慎用鎖存器，除非你明確知道你確實需要一個latch來解決問題。要想理解latch是什麼，就需要分別理解鎖存器、觸發器和暫存器的概念。
一、鎖存器、觸發器和暫存器的原理和區別
鎖存器、觸發器和暫存器它們的英文分別為：Latch、Flip-Flop、Register。本文不會詳細介紹鎖存器和觸發器內部的電路，只對輸入輸出的波形分析。
1、鎖存器 Latch
鎖存器用來儲存狀態資訊，就是將這個狀態一直保持。鎖存器對脈衝的電平敏感，也就是電平觸發，在有效的電平下，鎖存器處於使能狀態，輸出隨著輸入發生變化，此時它不鎖存訊號，就像一個緩衝器一樣；在鎖存器沒有使能時，則資料被鎖住，輸入訊號不起作用，此時輸出一直為鎖存的狀態資訊。我們常見的鎖存器有SR鎖存器、D鎖存器、JK鎖存器等。
我們以最簡單的D鎖存器為例來說明鎖存器的工作過程，D鎖存器有3個介面，也可以認為是4個，因為輸出的兩個和只是單純的反向關係。
其中D為輸入訊號，當E為高時，輸出Q即為輸入的D；當E為低時，Q保持E為高時的最後一次狀態，也就是鎖存過程。
為什麼鎖存器不好？
從上面的圖中可以看出，鎖存器很容易在訊號上產生毛刺；而且也沒有時鐘訊號，不容易進行靜態時序分析。正是因為這兩個原因，我們在FPGA設計時，儘量不用鎖存器。
2、觸發器
觸發器（Flip-Flop，簡寫為 FF），也叫雙穩態門，又稱雙穩態觸發器。在中國臺灣及中國香港譯作“正反器”，是一種具有兩種穩態的用於儲存的元件，可記錄二進位制數字訊號“1”和“0”。D觸發器是我們平時寫程式中用到最多的element。除了D觸發器，常見的觸發器還有T觸發器、SR觸發器、JK觸發器等。觸發器對脈衝邊沿敏感，其狀態只在時鐘脈衝的上升沿或下降沿的瞬間改變。
我們以D觸發器為例來說明觸發器的工作過程，D觸發器介面如下：
觸發器只在時鐘邊沿時起作用，所以哪怕輸入的訊號中有毛刺，輸出還是比較乾淨的。
觸發器會有個CE的埠，如果CE為低，輸出保持不變，這樣也算是鎖存，但不會用到鎖存器，只要不用鎖存器，就不會有上述鎖存器帶來的問題。
3、鎖存器和觸發器的對比
避免使用D鎖存器，儘量使用D觸發器
// D鎖存器 module test_latch( input a , input b ,</span><span style="color: #0000ff;">output</span><span style="color: #000000;"> y);
always @(a or b) begin
if (a == 1'b1)
y = b;
endendmodule
// D觸發器 module test_d( input clk , input a , input b ,</span><span style="color: #0000ff;">output</span><span style="color: #000000;"> y);
always @(posedge clk) begin
if (a == 1'b1)
y = b;
endendmodule
在D觸發器中，訊號a被綜合成D觸發器的使能端，只有在時鐘上沿到來且a為高時，b訊號的值才能傳遞給a；只要在時鐘上升沿期間訊號b是穩定，即使在其他時候b還有毛刺，經過D觸發器後資料是穩定的，毛刺被濾除。
4、暫存器
暫存器是用來存放資料的一些小型儲存區域，用來暫時存放參與運算的資料和運算結果，它被廣泛的用於各類數字系統和計算機中。其實暫存器就是一種常用的時序邏輯電路，但這種時序邏輯電路只包含儲存電路。暫存器的儲存電路是由鎖存器或觸發器構成的，因為一個鎖存器或觸發器能儲存1位二進位制數，所以由N個鎖存器或觸發器可以構成N位暫存器。 工程中的暫存器一般按計算機中位元組的位數設計，所以一般有8位暫存器、16位暫存器等。
還有一點需要了解的是，FPGA中最小的單元是閘電路，閘電路又組成了鎖存器，鎖存器組成了暫存器。
二、如何產生鎖存器以及如何避免鎖存器
一般來說，在組合邏輯中，如果條件描述不全就會容易產生Latch
1. if-else 和case-default必須配套，也就是出現if 必須出現else與之配套；有case必須在後面寫一個default，針對case語句也可以增加綜合指令 //synopsys full_case指令省略default語句。
2.在所有條件下，對所有訊號都進行賦值，同時單個always模組儘量只對單一變數進行賦值。
在時序電路的if語句中，即使沒有else，也不會綜合出Latch，因為時序電路綜合出來的是Flip-flop；
上面這兩種寫法容易出現在什麼地方呢？最常見的就是在寫狀態機時，case語句中沒有給出變數的全部情況。
最後就SIRF 2008年面試題為例進行說明
“下面哪種寫法會產生latch？為什麼？”
(1) always @(*) begin if(d) a = b; end(2)
always @(*) begin
if(d)
a = b;
else
a = a;
end(3)
always @ (b or d)
case(d)
2'b00: a=b>>1;
2'b11: c=b>>1;
default: begin
a=b;
c=b;
end
endcase(4)
always @(b or d) begin
a = b;
c = b;
case (d)
2'b00: a = b >> 1;
2'b11: c = b >> 1;
endcase
end(5)
always@(b or d) begin
case (d) //synopsys full_case
2'b00: a = b >> 1;
2'b11: c = b >> 1;
endcase
end
程式碼（1）中由於缺少else分支，故而會產生鎖存器；
程式碼（2）if-else結構完整但由於為組合邏輯，而組合邏輯要想產生記憶功能（a鎖存），只能綜合成鎖存器；
程式碼（3）中由於並未在所有情況下對所有訊號值賦值故會產生latch，當d為0時並沒有對c賦值；
程式碼（4）中由於在選擇語句之前給訊號賦一個初值，故不會產生latch。但該種程式碼風格是按照軟體的思維方式書寫，故而不推薦使用；
程式碼（5）中雖然有 //synopsys full_case但是依舊並未在所有情況下對所有訊號值賦值故會產生latch（ //synopsys full_case只能省掉default）。
三、FPGA中的Latch資源
網上有一種說法是：FPGA中只有LUT和FF的資源，沒有現成的Latch，所以如果要用Latch，需要更多的資源來搭出來。這種說法是錯誤的，因為在Xilinx的FPGA中，6 系列之前的器件中都有Latch；6系列和7系列的FPGA中，一個Slice中有50%的storage element可以被配置為Latch或者Flip-Flop，另外一半隻能被配置為Flip-Flop。比如7系列FPGA中，一個Slice中有8個Flip-Flop，如果被配置成了Latch，該Slice的另外4個Flip-Flop就不能用了。這樣確實造成了資源的浪費。
在UltraScale的FPGA中，所有的storage element都可以被配置成Flip-Flop和Latch。
我們以下面的程式碼來說明Flip-Flop和Latch在Ultrascale的FPGA中Implementation後的結果。
//Flip-Flop程式碼module FF_top(
input clk,
input [3:0] data_i,
input data_ie, //enable
output reg [3:0] o_latch
);always @ ( posedge clk )
begin
if(data_ie)
o_latch <= data_i;
endendmodule
//Latch程式碼
module latch_top(
input [7:0] data_i,
input data_ie, //enable
output reg [7:0] o_latch
);always @ *
begin
if(data_ie)
o_latch[3:0] <= data_i[3:0];
endendmodule
Flip-Flop實現後的Schematic和Device如下：
Latch實現後的Schematic和Device如下：
可以看出（左下角紅圈），在使用Flip-Flop時，storage element被綜合成了FDRE，也就是觸發器；當使用Latch電路時，storage element被綜合成了LDCE。
所以，FPGA中沒有Latch的說法在Xilinx的FPGA中是不對的。
既然Latch有這麼多的問題，那為什麼FPGA中還要保留？首先就是因為FPGA電路的靈活性，保留Latch並不影響FPGA的資源，因為storage element可以直接被配置為Flip-Flop。
其次就是有些功能是必須要使用Latch的，比如很多處理器的介面就需要一個Latch來快取資料或地址。
最後要說明的一點是：鎖存器雖然在FPGA中不怎麼被使用，但在CPU中卻很常見，因為鎖存器比Flip-Flop快很多。