【課程記錄】 使用vivado 2017.2的畫布進行 “視覺化” 程式設計

這一次記錄的是第二節課所學的vivado課堂程式設計實驗

上來很簡單，還是新建工程，新建工程的具體步驟可以參照我第一篇部落格：
【課程記錄】win10 第一次安裝使用vivado 2017.2 並建立project

這裡是我們新建工程所選的FPGA的型號資訊。

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接下來正式開始實驗內容——《組合邏輯程式設計》

我們要實現的就是這麼一個功能：

在開始畫圖之前，匯入我們畫圖所需要的工具庫（老師給了這個資料夾 XUP_LIB）：

↑↑ 這裡把線都連上

對比著原理圖檢查一下發現沒錯，下一步。

　　這裡的程式碼非常長，甚至可以說繁瑣冗雜了，如果是我們自己寫程式碼，將會使得程式碼量縮短，節省時間還能快速找到清晰的邏輯關係，所以老師建議我們自己寫，用畫圖的方式只是一種“曲線”程式設計的方式，把簡單的問題複雜化

到了這裡，應該就是大家都很熟悉的編譯操作了：
1. 綜合 run synthesis
2. 加入約束檔案，run implementation
3. 建立位碼流檔案generate bitstream

（到了這一步不太想寫了。。。第一篇寫過怎麼操作的TAT）
參考：【課程記錄】win10 第一次安裝使用vivado 2017.2 並建立project
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還是簡短的說一下吧！
綜合完成後，可以開啟綜合後的Schematic（原理圖）

接下來是run implementation之前匯入約束檔案：

然後就是找到你的約束檔案匯入，匯入成功先別急著下一步，注意：

　　儲存修改，重新run synthesis 》 run implement 》 generate bitstream 》插板子 》 open hardware manager 》open target 》 auto connect 》 顯示連線上板子了，program device 》 板子工作了！
　　這些步驟都在第一篇寫了，那我就偷懶不寫了。。。。。。
　　最後老師上課講了一個寫入flash晶片使得fpga上電就能工作不需要再次寫入程式的操作，寫在我上一篇部落格的“補充部分”，請大家自行移步學習：
　　
　　【課程記錄】win10 第一次安裝使用vivado 2017.2 並建立project

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這裡有個補充的地方：

　　還記得我們在畫板上面建立埠的時候嗎？ create port 視窗裡面有一個“Create vector” 注意這個方框選中之後，的確是可以定義【0】–【7】這樣的埠，但是得到的埠是“整合”的，像這樣：
　　
然後我找不出來把這個[0:7]展開的方法，而且正如上上圖一樣，我們定義埠名字是不能定義帶有” [ ] ” 括號的，也就是說，我們只能取名sw0 ~ sw7 ，這就導致了我們只能通過修改約束檔案裡面的埠名稱來使得約束檔案與.v檔案埠一致