| 設計文件檢查 |
設計文件完善且與最新設計版本保持一致 |
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| 驗證文件檢查 |
驗證文件完善且記錄了全部驗證用例及結果 |
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| 驗證範圍檢查 |
驗證條目已經覆蓋了所有的電路模組以及整體電路 |
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| 功能覆蓋率檢查 |
數字設計規定模組功能覆蓋率驗證達標 |
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| 程式碼覆蓋率檢查 |
數字設計規定模組程式碼覆蓋率驗證達標 |
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| 工藝角模擬檢查 |
模擬設計規定模組工藝角模擬查驗無誤 |
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| 蒙特卡洛模擬檢查 |
模擬設計規定模組蒙特卡洛模擬查驗無誤 |
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| 混合模擬檢查 |
數字模擬模組介面混合模擬查驗無誤 |
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| 迴歸測試檢查 |
最新的程式碼/電路已經透過全部迴歸測試 |
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| 綜合前檢查 |
數字設計RTL程式碼無誤，SDC約束編寫符合設計文件 |
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| Spyglass檢查 |
數字設計RTL透過Spyglass檢查，報告分析無問題 |
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| 綜合後檢查 |
數字設計綜合後report_design，report_timing報告分析無問題 |
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| 綜合一致性檢查 |
數字設計RTL和綜合後網表Formality檢查透過 |
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| 網表模擬檢查 |
數字設計DC綜合後網表模擬迴歸測試透過 |
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| 後端報告檢查 |
數字設計timing signoff報告分析各工藝角無時序違例 |
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| 後端一致性檢查 |
數字設計DC綜合後網表與後端網表Formality檢查透過 |
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| 後模擬檢查 |
數字設計時序反標網表後模擬檢查透過，模擬設計後模擬透過 |
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| Logo檢查 |
晶片上有Logo便於bonding確定正方向 |
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| LVS檢查 |
晶片整體LVS檢查無誤 |
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| DRC檢查 |
晶片整體DRC檢查無誤 |
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| ANT檢查 |
晶片整體ANT檢查無誤 |
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| GDS檢查 |
上傳的GDS進行checksum檢查無誤 |
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| Tape-out檢查 |
對照Foundry的Tape-out Form和報告檢查無誤 |
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