乙太網：FPGA輸出delay（A7實現）

因為在：

https://www.cnblogs.com/VerweileDoch/p/18100198

提到：

所以千萬記得在輸出端也做好類似的處理！

A7系列沒有ODLEAY原語，所以用PLL的ADV來完成也是可以的！