對於小型設計來說，最好的測試方式便是使用TestBench和HDL模擬器來驗證其正確性。一般TestBench需要包含這些部分：例項化待測試設計、使用測試向量激勵設計、將結果輸出到終端或波形視窗便於視覺化觀察、比較實際結果和預期結果。下面是一個標準的HDL驗證流程：

TestBench可以用VHDL或Verilog、SystemVerilog編寫，本文以Verilog HDL為例。FPGA設計必須採用Verilog中可綜合的部分子集，但TestBench沒有限制，任何行為級語法都可以使用。本文將先介紹TestBench中基本的組成部分。

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生成時鐘訊號

使用系統時鐘的設計在TestBench中必須要生成時鐘訊號，該功能實現起來也非常簡單，示例程式碼如下：

parameter ClockPeriod =  10;

//方法1
initial begin
    forever clock = #(ClockPeriod/2) ~ Clock;
end

//方法2
initial begin
    always #(ClockPeriod/2) Clock = ~Clock;
end     

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生成測試激勵

只有給設計激勵資料，才能得到驗證結果。提供激勵的方法有兩種，絕對時間激勵以模擬時刻0為基準，給訊號賦值，示例如下：

initial begin
    reset = 1;
    load = 0;
    count = 0;
    #100 reset = 0;
    #20 load = 1;
    #20 count = 1;
end

‘#’用於指定等待的延遲時間，之後才會執行下一個激勵。相對時間激勵給訊號一個初始值，直到某一事件發生後才觸發激勵賦值，示例如下：

always @ (posedge clk)
    tb_cnt <= tb_cnt + 1;

initial begin
    if (tb_cnt <= 5) begin
        reset = 1;
        load = 0;
        count = 0;
    end
    else begin
        reset = 0;
        load = 1;
        count = 1;
    end
end

根據需要，可以同時使用兩種方法。每一個initial塊、always塊之間都是並行工作的關係，但在initial塊內部是順序地處理事件。因此複雜的激勵序列應該分散到多個initial或always塊中，以提高程式碼可讀性和可維護性。

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顯示結果

Verilog中可以使用$display和$monitor系統任務來顯示模擬結果，示例程式碼如下：

initial begin
    $timeformat(-9, 1, "ns", 12);
    $display("    Time clk rst ld sftRg data sel");
    $monitor("%t %b %b %b %b %b %b", $realtime,
            clock, reset, load, shiftreg, data, sel);
end

$display會將雙引號之間的文字輸出到終端視窗。$monitor的輸出為事件驅動型，如上例中$realtime變數用於觸發訊號列表的顯示，%t表示$realtime以時間格式輸出，%b表示其餘值以二進位制格式輸出。其餘還有%d、%h、%o等與慣例相同。

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簡單示例

下面是一個簡單的移位暫存器Verilog設計示例：

module shift_reg (clock, reset, load, sel, data, shiftreg);
input clock;
input reset;
input load;
input [1:0] sel;
input [4:0] data;
output [4:0] shiftreg;
reg [4:0] shiftreg;

always @ (posedge clock)
begin
    if (reset)
        shiftreg = 0;
    else if (load)
        shiftreg = data;
    else
        case (sel)
            2'b00 : shiftreg = shiftreg;
            2'b01 : shiftreg = shiftreg << 1;
            2'b10 : shiftreg = shiftreg >> 1;
            default : shiftreg = shiftreg;
        endcase
end
endmodule

下面給出上述設計的TestBench示例：

module testbench; // 申明TestBench名稱
reg clock;
reg load;
reg reset; // 申明訊號
wire [4:0] shiftreg;
reg [4:0] data;
reg [1:0] sel;

// 申明移位暫存器設計單元
shift_reg dut(.clock (clock),
    .load (load),
    .reset (reset),
    .shiftreg (shiftreg),
    .data (data),
    .sel (sel));

initial begin   // 建立時鐘
    clock = 0;
    forever #50 clock = ~clock;
end

initial begin   // 提供激勵
    reset = 1;
    data = 5'b00000;
    load = 0;
    sel = 2'b00;
    #200
    reset = 0;
    load = 1;
    #200
    data = 5'b00001;
    #100
    sel = 2'b01;
    load = 0;
    #200
    sel = 2'b10;
    #1000 $stop;
end

initial begin   // 列印結果到終端
    $timeformat(-9,1,"ns",12);
    $display(" Time Clk Rst Ld SftRg Data Sel");
    $monitor("%t %b %b %b %b %b %b", $realtime,
    clock, reset, load, shiftreg, data, sel);
end
endmodule

TestBench中包括例項化設計、建立時鐘、提供激勵、終端顯示幾個部分。每個initial塊之間都從0時刻開始並行執行。$stop用來指示模擬器停止TestBench模擬（建議每個TestBench中都有至少一個$stop）。$monitor會在終端以ASCII格式列印監測結果。

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設計規則

下面給出一些編寫TestBench的基本設計規則：

• 瞭解模擬器特性：不同的模擬器由不同的特性、能力和效能差異，可能會產生不同的模擬結果。模擬器可分為兩類：（1）.基於事件，當輸入、訊號或門的值改變時排程模擬器事件，有最佳的時序模擬表現；（2）.基於週期，在每個時鐘週期優化組合邏輯和分析結果，比前者更快且記憶體利用效率高，但時序模擬結果不準確。即使是基於事件的模擬器，在排程事件時採用不同的演算法也會影響到模擬效能（比如同一模擬時刻發生了多個事件，模擬器需要按一定的序列依次排程每個事件）。瞭解模擬器特性有一定必要，但目前最常用的ModelSim、Vivado Simulator等模擬器也已經非常強大。
• 避免使用無限迴圈：模擬器排程事件時，會增加CPU和記憶體的使用率，模擬程式也會變慢。因此除非迫不得已（比如利用forever生成時鐘訊號），儘量不要使用無限迴圈。
• 將激勵分散到多個邏輯塊中：Verilog中的每個initial塊都是並行的，相對於模擬時刻0開始執行。將不相關的激勵分散到獨立的塊中，在編寫、維護和更新testbench程式碼時會更有效率。
• 避免顯示不重要的資料：對於大型設計來說，會有超過10萬個事件和大量的訊號，顯示大量資料會極度拖慢模擬速度。因此最好的做法是每隔N個時鐘週期顯示重要訊號的資料，以保證足夠的模擬速度。