使用兩個FIFO完成流水操作

橘子哥哥hym發表於2021-02-02

一、設計目標

寫一個FIFO控制器，控制器裡有兩個FIFO，輸入的資料由序列接收模組（uart_rx_module）送來,一共有86行86列的資料，按0、1、2行，1、2、3行，直到最後83、84、85行，每3行為一組進行加操作，即每一組的每一列三個數進行相加，每一組要加86次。傳過來的第一行資料先暫存在FIFO1中，第二行資料先暫存在FIFO2中，從第三行資料開始流水操作，即取出第一、二行的資料，與輸入的新資料相加，將結果通過序列傳送模組（uart_tx_module）傳送出去，在相加的同時，將新資料存在FIFO2中，將FIFO2中讀出的資料重新存在FIFO1中，這一組的加操作完成後，FIFO1中為第1行的資料，FIFO2中為第二行的資料，以此操作不斷迴圈，直到最後一組。

二、設計思路

2.1 設計先知

串列埠傳輸過來的86×86的資料是每十個波特時間才傳輸一次，每一個資料傳送過來的同時會有標誌位拉高，只需要判斷該標誌位即可進行讀寫操作。
因為是三行資料相加，所以先要把前兩行的資料先存到fifo1和fifo2，當第三行資料傳輸過來的時候，再把三個資料（兩個fifo輸出端和rx輸出）相加。
第0、1、2行加完後，需要把第1、2、3行資料相加，這時第0、1、2行的資料已經全部讀出來了，所以需要在相加的時候把後面兩行（第1、2行）資料存到fifo裡面，即相加的同時需要將fifo2的資料存入fifo1，pi_data的資料存入fifo2。
最後三行相加，即第83、84、85行相加，不需要寫資料了，寫使能可以關閉了，只需要讀使能，將fifo1裡面的83行讀出來和將fifo2裡面的84行讀出來，然後與新傳送過來的85行進行相加。

2.2 設計結構圖

2.3 fifo核的讀寫時序

2.4 fifo控制模組的時序圖

介面傳輸方向	介面名稱	位寬	功能
輸入	Pi_flag	1	輸入資料有效標誌位，為高代表有資料輸入
輸入	Pi_data	8	輸入的一個8位資料
中間變數	Cnt_col	8	列計數器，用於統計每一行寫入的資料個數
中間變數	Cnt_row	8	行計數器，用於統計輸入資料的行數
中間變數	Wr_en_1	1	Fifo1的寫使能，控制fifo資料的寫入
中間變數	Wr_en_2	1	Fifo2的寫使能，控制fifo資料的寫入
中間變數	Data_in_1	8	Fifo1寫入資料的埠
中間變數	Data_in_2	8	Fifo2寫入資料的埠
中間變數	Data_out_1	8	Fifo1讀出資料的埠
中間變數	Data_out_2	8	Fifo2讀出資料的埠
中間變數	Rd_en	1	Fifo1和Fifo2讀使能，控制兩個Fifo資料的讀出
中間變數	Flag_add	1	加操作使能訊號，為高時控制三個資料相加
輸出	Po_sum	8	存放每一組，每列三個資料相加的結果
輸出	Po_flag	1	輸出資料有效標誌位

三、關鍵程式碼

3.1串列埠接受模組

module uart_rx_moudule(
    input      wire       Clk,
    input      wire       Rst_n,
    input      wire       rx,
    output     reg        po_flag,
    output     reg  [7:0] po_data
);

wire Rst;
assign Rst=~Rst_n;
   
reg          rx1;
reg          rx2;
reg          rx2_reg;
reg [12:0]   cnt_baud;
parameter    CNT_BAUD_MAX = 13'd5207;
parameter    HALF_CNT_BAUD_MAX = 13'd2603;
reg          rx_flag;
reg [3:0]    bit_cnt;
reg          bit_flag;
//打第一拍   
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      rx1<=1'd0;
      end
   else 
        begin
        rx1<=rx;
        end
//打第二拍
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      rx2<=1'd0;
      end
   else 
        begin
        rx2<=rx1;
        end
//打第三拍
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      rx2_reg<=1'd0;
      end
   else 
        begin
        rx2_reg<=rx2;
        end
//rx_flag
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      rx_flag<=1'b0;
      end
   else if((!rx2)&&(rx2_reg))
        begin
        rx_flag<=1'b1;
        end
   else if((bit_cnt=='d8)&&(bit_flag))
        begin
        rx_flag<=1'b0;  
        end
//cnt_baud
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      cnt_baud<='d0;
      end
   else if((cnt_baud==CNT_BAUD_MAX)||(!rx_flag))
        begin
        cnt_baud<='d0;
        end
   else 
        begin
        cnt_baud<=cnt_baud+1'b1;
        end
//bit_flag
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      bit_flag<=1'b0;
      end
   else if(cnt_baud==HALF_CNT_BAUD_MAX)
        begin
        bit_flag<=1'b1;
        end
   else 
        begin
        bit_flag<=1'b0;
        end
//bit_cnt
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      bit_cnt<='b0;
      end
   else if((bit_cnt=='d8)&&(bit_flag))
        begin
        bit_cnt<='b0;
        end
   else if(bit_flag)
        begin
        bit_cnt<=bit_cnt+1'b1;
        end
//po_data
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      po_data<='d0;
      end
   else if((bit_flag)&&(bit_cnt>='d1))
        begin
        po_data[bit_cnt-1'b1]<=rx2;
        end
//po_flag
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      po_flag<=1'b0;
      end
   else if((bit_flag)&&(bit_cnt=='d8))
        begin
        po_flag<=1'b1;
        end
   else 
        begin
        po_flag<=1'b0;
        end
endmodule

3.2串列埠傳送模組

module uart_tx_module(
    input    wire         Clk,
    input    wire         Rst_n,
    input    wire [7:0]   pi_data,
    input    wire         pi_flag,
    output   reg          tx
);

wire Rst;
assign Rst=~Rst_n;

reg [7:0]  data_temp;//資料暫存
reg        tx_flag;//控制傳送定時器
reg [3:0]  bit_cnt;//控制傳送位數
reg        bit_flag;
reg [12:0] cnt_baud;
parameter  CNT_BAUD_MAX = 13'd5207;

//data_temp
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      data_temp<='d0; 
      end
   else if(pi_flag)
        begin
        data_temp<=pi_data;
        end
//tx_flag
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      tx_flag<=1'b0;
      end
   else if(pi_flag)
        begin
        tx_flag<=1'b1;
        end
   else if((bit_cnt=='d8)&&(bit_flag))
        begin
        tx_flag<=1'b0;
        end

//cnt_baud
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      cnt_baud<='d0;
      end
   else if((cnt_baud==CNT_BAUD_MAX)||(!tx_flag))
        begin
        cnt_baud<='d0;
        end
   else 
        begin
        cnt_baud<=cnt_baud+1'b1; 
        end

//bit_flag
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin   
      bit_flag<=1'b0;
      end
   else if(cnt_baud==CNT_BAUD_MAX-1'b1)
        begin
        bit_flag<=1'b1;
        end
   else 
        begin
        bit_flag<=1'b0;
        end
//bit_cnt
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      bit_cnt<='d0;
      end
   else if((bit_cnt=='d8)&&(bit_flag))
        begin
        bit_cnt<='d0;
        end
   else if(bit_flag)
        begin
        bit_cnt<=bit_cnt+1'b1;
        end

//tx
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      tx<='d1;
      end
   else if(pi_flag)
        begin
        tx<=1'b0;  
        end
   else if((bit_flag)&&(bit_cnt<='d7))
        begin
        tx<=data_temp[bit_cnt]; 
        end
   else if((bit_flag)&&(bit_cnt=='d8))
        begin
        tx<=1'b1;
        end
endmodule

3.3 fifo控制模組

//=============================================================
// ---名 稱：fifo_ctrl
// ---作 者:橘子哥哥
// ---Q  Q :1073273114
// ---we chat:15870894502
// ---日 期：2021-1-31
// ---描 述：控制兩個fifo核完成讀寫流水操作
//=============================================================
module fifo_ctrl(
    input      wire        Clk,
    input      wire        Rst_n,
    input      wire        pi_flag,
    input      wire [7:0]  pi_data,
    output     reg         po_flag,
    output     reg  [7:0]  po_sum
);
wire Rst;
assign Rst=~Rst_n;

reg  [7:0]cnt_col;
reg  [7:0]cnt_row;
reg       wr_en_1;
reg       wr_en_2;
reg       rd_en;
wire [7:0]data_in_1;
wire [7:0]data_in_2;
wire [7:0]data_out_1;
wire [7:0]data_out_2;
reg       flag_add;
//cnt_col
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      cnt_col<='d0;
      end
   else if((cnt_col=='d85)&&(pi_flag))
        begin
        cnt_col<='d0;
        end
   else if(pi_flag)
        begin
        cnt_col<=cnt_col+1'b1;
        end
//cnt_row
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      cnt_row<='d0;
      end
   else if((cnt_col=='d85)&&(cnt_row=='d85)&&(pi_flag))
        begin
        cnt_row<='d0;
        end
   else if((cnt_col=='d85)&&(pi_flag))
        begin
        cnt_row<=cnt_row+1'b1;
        end
//wr_en_1
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      wr_en_1<=1'd0;
      end
   else if(((pi_flag)&&(cnt_row=='d0))||((cnt_row>='d2)&&(cnt_row<='d84)&&(rd_en))||((cnt_row=='d85)&&(cnt_col=='d0)&&(rd_en)))
        begin
        wr_en_1<=1'b1;
        end
   else 
        begin
        wr_en_1<=1'b0;
        end
//wr_en_2
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin  
      wr_en_2<=1'b0;
      end
   else if(((pi_flag)&&(cnt_row=='d1))||((cnt_row>='d2)&&(cnt_row<='d84)&&(rd_en))||((cnt_row=='d85)&&(cnt_col=='d0)&&(rd_en)))
        begin
        wr_en_2<=1'b1;
        end
   else 
        begin
        wr_en_2<=1'b0;
        end
//rd_en
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      rd_en<=1'b0;
      end
   else if((cnt_row>='d2)&&(cnt_row<='d85)&&(pi_flag))
        begin
        rd_en<=1'b1;
        end
   else
        begin
        rd_en<=1'b0;
        end
//flag_add
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      flag_add<=1'b0;
      end
   else if(rd_en)
        begin
        flag_add<=1'b1;
        end
   else 
        begin
        flag_add<=1'b0;
        end
//po_sum
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      po_sum<='d0;
      end
   else if(flag_add)
        begin
        po_sum<=data_out_1+data_out_2+pi_data;
        end
//po_flag
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      po_flag<='d0;
      end
   else if(flag_add)
        begin
        po_flag<='d1;
        end
   else
        begin
        po_flag<='d0;
        end
//data_in_1
assign data_in_1=(cnt_row<='d1)?pi_data:data_out_2;
//data_in2
assign data_in_2=pi_data;

fifo fifo_inst1(
  .wr_clk(Clk), // input wr_clk
  .rd_clk(Clk), // input rd_clk
  .din(data_in_1), // input [7 : 0] din
  .wr_en(wr_en_1), // input wr_en
  .rd_en(rd_en), // input rd_en
  .dout(data_out_1), // output [7 : 0] dout
  .full(), // output full
  .empty() // output empty
);
fifo fifo_inst2 (
  .wr_clk(Clk), // input wr_clk
  .rd_clk(Clk), // input rd_clk
  .din(data_in_2), // input [7 : 0] din
  .wr_en(wr_en_2), // input wr_en
  .rd_en(rd_en), // input rd_en
  .dout(data_out_2), // output [7 : 0] dout
  .full(), // output full
  .empty() // output empty
);
endmodule

3.4頂層模組

//=============================================================
// ---名 稱：top_double_fifo
// ---作 者:橘子哥哥
// ---Q  Q :1073273114
// ---we chat:15870894502
// ---日 期：2021-1-31
// ---描 述：雙流水fifo頂層模組
//=============================================================
module top_double_fifo(
    input     wire    Clk,
    input     wire    Rst_n,
    input     wire    rx,
    output    wire    tx
);
wire       flag1,flag2;
wire [7:0] data1,data2;
uart_rx_moudule uart_rx_moudule_inst(
    .Clk(Clk),
    .Rst_n(Rst_n),
    .rx(rx),
    .po_data(data1),
    .po_flag(flag1)
    );
fifo_ctrl fifo_ctrl_inst(
    .Clk(Clk),
    .Rst_n(Rst_n),
    .pi_flag(flag1),
    .pi_data(data1),
    .po_flag(flag2),
    .po_sum(data2)
);
uart_tx_module uart_tx_module_inst(
    .Clk(Clk),
    .Rst_n(Rst_n),
    .pi_flag(flag2),
    .pi_data(data2),
    .tx(tx)
    );

endmodule

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