VIVADO開發流程
分析完邏輯功能後可以檢視RTL分析來視覺化原理圖，雙擊可檢視細節。
邏輯綜合生成的原理圖和RTL生成的原理圖是不一樣的，這裡是與LUT相關的。
綜合結束後可以進行引腳約束。引腳約束檔案和模擬檔案和原始檔的建立是一樣的，也在DD sources中進行建立。在原始檔中可以找到新增的xdc檔案開啟。配置完引腳後進行implementation和時序後模擬。
最後可以生成位元流檔案，將位元流檔案下載到FPGA中用於完成配置。
VIVADO中IP核開發
IP核加入的方式：
BRAM的配置
參考資料：
[1] VIVADO開發入門