VHDL和Verilog的區別

 

這兩種語言都是用於數位電子系統設計的硬體描述語言，而且都已經是 IEEE 的標準。 VHDL 1987 年成為標準，而 Verilog 是 1995 年才成為標準的。這個是因為 VHDL 是美國軍方組織開發的，而 Verilog 是一個公司的私有財產轉化而來的。為什麼 Verilog 能成為 IEEE 標準呢？它一定有其優越性才行，所以說 Verilog 有更強的生命力。

 

這兩者有其共同的特點：

1. 能形式化地抽象表示電路的行為和結構；

2. 支援邏輯設計中層次與範圍地描述；

3. 可借用高階語言地精巧結構來簡化電路行為和結構；具有電路模擬與驗證機制以保證設計的正確性；

4. 支援電路描述由高層到低層的綜合轉換；

5. 硬體描述和實現工藝無關；

6. 便於文件管理；

7. 易於理解和設計重用。

 

但是兩者也各有特點：

Verilog HDL 推出已經有 20 年了，擁有廣泛的設計群體，成熟的資源也比 VHDL 豐富。 Verilog 更大的一個優勢是：它非常容易掌握，只要有 C 語言的程式設計基礎，通過比較短的時間，經過一些實際的操作，可以在 2 ～ 3 個月內掌握這種設計技術。而 VHDL 設計相對要難一點，這個是因為 VHDL 不是很直觀，需要有 Ada 程式設計基礎，一般認為至少要半年以上的專業培訓才能掌握。

 

目前版本的 Verilog HDL 和 VHDL 在行為級抽象建模的覆蓋面範圍方面有所不同。一般認為 Verilog 在系統級抽象方面要比 VHDL 略差一些，而在門級開關電路描述方面要強的多。

 

近 10 年來， EDA 界一直在對數字邏輯設計中究竟用哪一種硬體描述語言爭論不休，目前在美國，高層次數字系統設計領域中，應用 Verilog 和 VHDL 的比率是0%和20%；日本和臺灣和美國差不多；而在歐洲 VHDL 發展的比較好。在中國很多積體電路設計公司都採用 Verilog ，但 VHDL 也有一定的市場。

 

以下是綜合整理網上的一些聲音，比較有參考意義：

1、最近和朋友談到這個問題, 他們選的是 Verilog。原因是, IP供應商大多提供 Verilog, 如果你的 Project 是從頭做到尾都自己來, 不用別人的 IP 那麼, 我想問題不大, 但如果你未來會開 ASIC 需要整合 IP 供應商的 IP 那麼建議你用 Verilog!

2、以前的一個說法是：在國外學界VHDL比較流行，在產業界Verilog比較流行。

3、說技術上有多大優勢都是沒什麼意義的，有些東西也不是技術決定的，大家都覺得VHDL沒前途，它就沒有前途了。

4、VHDL太陳腐了。Verilog2001標準剛推出來沒兩年，明年又要推出verilog2005標準了，現在草案都是第三稿了。再看看VHDL，一點發展動靜都沒有，怎麼能跟得上時代的要求啊，怎麼能做得了系統級概念設計、整合、模擬和驗證啊。

5、verilog適合演算法級，rtl，邏輯級，門級，而vhdl適合特大型的系統級設計，也就是在系統級抽象方面比verilog好。

6、I know both languages equally well. When asked which one I prefer, I usually answer that I was asked the wrong question. The right question should be "Which one do I hate the least?" And the answer to that question is: "the one I'm not currently working with".

7、Verilog code 執行快，simulation performance 好，所以netlist都用verilog；VHDL package 比較好，但寫得費事...

8、國內VHDL看到的更多一些，國外應該都是Verilog，你看看常見的這些EDA軟體對Verilog的支援程度就知道了，如Modelsim、Debussy、Synplify、LDV。從我的實踐看，絕對是Verilog流行，當然，也可能是我孤陋寡聞了。選擇哪個語言其實是跟你在哪個公司上班有關，公司用哪個你就得用哪個，如果你現在還沒有上班，那你要看看你要應聘哪個公司，比如你應聘我們公司的話呢，那肯定就是Verilog了。從電路設計上說，道理都是相通的，上手還是不成問題，不過從語言、語法的角度講，差異還是很大的，要發揮語言、程式碼本身的全部功能、潛力，沒有一兩年的使用是不行的。

9、應該說隨著IC設計的發展，用Verilog的越來越多，VHDL越來越少，我感覺這絕對是一個趨勢。其實語言本身是其次，重要的是你所在的團隊、公司用的是什麼。

你可能誤解了，國內幾個大公司IC設計都是用的Verilog，如華為、中興等。

10、Verilog就像C；VHDL就像PASCAL。

11、VHDL比較嚴謹，Verilog比較自由，初學還是用VHDL比較好，初學用Verilog會比較容易出錯。

12、在國外，VHDL是本科課程，Verilog是研究生課程。