羅姆今年釋出了他們的第4代（Gen4）金氧半場效電晶體（MOSFET）產品。新系列包括額定電壓為750 V（從650 V提升至750 V）和1200 V的金氧半場效電晶體，以及多個可用的TO247封裝元件，其汽車級合格認證達56A/24mΩ。這一陣容表明羅姆將繼續瞄準他們之前取得成功的車載充電器市場。
在產品釋出宣告中，羅姆聲稱其第4代產品“透過進一步改進原有的雙溝槽結構，在不影響短路耐受時間的情況下，使單位面積導通電阻比傳統產品降低40%。”他們還表示，“此外，顯著降低寄生電容使得開關損耗比我們的上一代碳化矽金氧半場效電晶體降低50%成為可能”。
TechInsights僅用數週就迅速採購並剖析了羅姆第4代金氧半場效電晶體，並於2022年7月公佈了首批影像。從那時起，PGC一直致力於提供相關器件的電氣資料，這些資料與剖面圖結合，有助於我們理解羅姆在溝槽工藝技術方面取得的進步。
屆時，TechInsights訂戶將獲得有關該裝置的穩健性、可靠性和資料表範圍外特性檢測的全面分析。在本文中，我們將公開一些具有啟發性的早期分析，以便驗證羅姆的上述宣告，並理解其所做的改進。
溝槽式金氧半場效電晶體基礎知識
傳統的“平面”金氧半場效電晶體的柵極和溝道區設定在半導體表面。平面金氧半場效電晶體易於製造且非常可靠。但在減小晶片尺寸以提高產量的過程中，其橫向拓撲結構限制了最終縮小範圍。
圖1：碳化矽金氧半場效電晶體設計示意圖，圖中顯示了羅姆（第3代）和英飛凌的典型平面結構和溝槽式設計。
溝槽式金氧半場效電晶體包括溝槽邊緣形成並已被蝕刻在碳化矽表面的柵極。溝槽柵極用於製造低電阻器件，準確地說，是低比導通電阻（Ronsp，電阻x面積）。如能降低Ronsp，則晶片製造商能縮小晶片尺寸，從而實現RDSon=15 mOhm的產品，這能降低碳化矽用量，從而提高產量。
溝槽式金氧半場效電晶體的較低Ronsp背後有多種原因。首先，在碳化矽溝槽側壁上製備的柵極具有更高的溝道遷移率，這意味著與平面器件相比，電子穿過溝槽柵極的阻礙較少。這能降低溝道電阻。其次，溝槽式金氧半場效電晶體可能消除平面金氧半場效電晶體的JFET電阻，在該區域中，來自兩個溝道的電流被擠壓到p體觸點之間的狹窄通道中。但正如我們將看到的那樣，實用、務實的設計可能導致再次引入一個類似JFET的區域。第三，與平面柵極的數量相比，垂直溝槽柵極密度應當更大，從而減小單元間距並增大電流密度。
但要小心其中的陷阱。溝槽式金氧半場效電晶體可能難以最佳化以實現可靠、穩健的執行。特別地，成功的設計必須解決在儘量增大器件頂部碳化矽高電場（比矽高9倍）的同時保護同樣位於器件頂部的精密柵極氧化物免受該電場影響的問題。維持這種平衡需要巧妙但複雜的器件佈局，否則漂移區需要嚴重降額，從而侵蝕溝槽架構的增益。因此，溝槽式金氧半場效電晶體的一個缺點是它們的設計更復雜，通常需要更多的製造步驟，其中一些步驟可能具有特殊的複雜性——深度高能注入（英飛凌）或深溝槽蝕刻（羅姆第4代器件）。
羅姆和英飛凌的溝槽設計
羅姆和英飛凌率先轉向溝槽式金氧半場效電晶體，但採用了截然不同的設計。羅姆第3代的TechInsights剖面圖如圖2所示，以及圖1中的卡通形式。羅姆選擇了更傳統的設計，即每個柵極溝槽的每側都有溝道，並利用每一側的虛擬溝槽，其中，透過深P型注入保護柵極溝槽。英飛凌讓每條溝槽都物盡其用！每條溝槽的一側均有一條溝道，另一側被深P+注入所覆蓋，以防高電場影響柵極氧化物。這種佈局使溝槽的溝道側與4°離軸碳化矽晶體完美對齊；這是一種降低電阻的巧妙技巧。
圖3中值得注意的是，每個有源柵極溝槽之間的兩個非有源源極溝槽，它們與寬體電極觸點一同形成了溝槽器件的寬單元間距。但從平面圖中看到該裝置時，這個明顯浪費晶片面積的佈局有其存在的意義。不同於傳統的僅在一個維度上跨越器件的柵極條，這款第3代器件的佈局具有從上到下和從左到右延伸的柵極，從而建立了一個巧妙的二維柵極網格，使單位面積內的柵極密度幾乎翻倍。這在概念上類似於Wolfspeed的六邊形佈局，該佈局將柵極密度增加了約1.3倍。
然而，在羅姆最新的第4代產品釋出前，這兩款溝槽器件均無法擁有低於一流平面雙擴散型場效應電晶體的Ronsp。第3代設計的另一個問題在於，源極溝槽能為柵極提供多少保護，使其免受高電場的影響？
圖2：羅姆的第3代碳化矽金氧半場效電晶體（來源：TechInsights）
羅姆的第4代碳化矽金氧半場效電晶體
在TechInsights快速採購並剖析了羅姆的新型第4代碳化矽金氧半場效電晶體後，下圖顯示了TechInsights為新型第4代器件製作的高解析度電鏡圖。
圖3：羅姆的新型第4代碳化矽金氧半場效電晶體（來源：TechInsights）
第4代器件與第3代器件有部分相似之處，也有一些明顯差異。
相似之處在於羅姆採用傳統的溝槽式金氧半場效電晶體設計方法，在柵極溝槽的兩個側壁上均有溝道。然而，現在每個柵極溝槽的兩側均有一個接地的源極溝槽，它延伸至漂移區的深度為第3代的兩倍。正如我們所解釋的那樣，這是關鍵的設計特徵，羅姆巧妙地利用它來更好地保護柵極氧化物和降低電阻。
每個柵極溝槽的單個虛擬/源極溝槽使單元間距能減小3倍。這標誌著羅姆在第3代中使用的新型單元佈局的終結，但這種佈局幾乎使柵極密度增加了一倍，有利於傳統的一維條形佈局。總之，這代表每單位面積的柵極溝槽密度淨增加50%（至少），這有助於進一步降低困擾其他器件的溝道電阻問題，在我們之前展示的650V平面金氧半場效電晶體串聯電阻中，該電阻可能會貢獻達30%。
電阻的另一主要貢獻者為襯底電阻，也在這一代器件中首次被減薄，從而大大減少了該元件電阻。
使用PGC提供的各式最先進的電氣表徵裝置，結合Techinsights的分析，我們審查了羅姆對這些器件的多項宣告。我們直接比較了新型第4代650V羅姆金氧半場效電晶體、第3代金氧半場效電晶體和一流的平面碳化矽金氧半場效電晶體，它們具有相似的Rdson額定值。
首先是損耗。羅姆在圖中的第一項宣告為，他們將導通損耗降低了40%，從而實現了等效的晶片尺寸縮減。事實上，根據TechInsights公佈的剖面圖，我們可以確認晶片有源區域的比導通電阻（Ron×A）幾乎比上一代產品低40%，儘管實際上器件的必要非有源區域會略微降低這一增益。更進一步而言，新的Ronsp也比我們描述的一流平面器件小20%。正如我們之前所討論的那樣，這是一個至關重要的進步，因為它能縮小晶片尺寸，從而提高產量並降低成本。
圖4：羅姆的第4代器件具有更低的Ronsp、Coss和Crss（來源：羅姆）
圖中的第二個宣告為，因為各個密勒電容的降低，所以開關損耗將會降低。事實上，雖然我們比較的晶片的測試結果與之並不完全匹配，但我們可以確認Crss（在額定電壓下）降低了約90%，而且Coss也有所降低，具體取決於電壓。我們正在開展自己的開關基準測試。
羅姆提出的一項宣告涉及將額定電壓範圍從650 V提高至750 V。羅姆表示：“750 V擊穿電壓可確保設計裕度不受VDS浪湧影響”。我們發現這是一個正在席捲整個行業的有趣發展。然而，實際上，在靜態條件下測試的新型第4代器件的實際擊穿電壓約為1000 V，實際低於在超過1200 V時擊穿的第3代器件。新型第4代器件與一流的平面器件不相上下。結合他們關於裕度的說法和實際資料，這的確令人印象深刻。他們允許以75%的實際擊穿電壓下使用該器件，該資料高於第3代的50%以上，這表明第4代的可靠性大幅提高。正如我們將在下一節中解釋的那樣，這種降額的減少是一個很大的改進，可以在一定程度上降低電阻。
圖5：儘管額定擊穿電壓有所增加，但測得的真實擊穿電壓顯示第4代要小於第3代。這表明漂移區降額顯著降低。
PGC實驗室將很快對第4代器件開展短路測試，但羅姆的第三個有趣的說法是，儘管縮減了晶片尺寸並增大了電流密度，但實質增加了器件的短路耐受時間。如果他們所言不虛，考慮到降額減少，這進一步證明羅姆在其器件可靠性和穩健性方面邁出了一大步。
圖6：據稱羅姆的第4代器件增加了短路耐受時間，同時降低了Ronsp（來源：羅姆）
總之，羅姆第4代器件的強勁表現有力回應了對早期碳化矽溝槽器件的諸多批評。但這一切究竟如何實現？
第101條規則：保護柵極氧化層
下圖為PGC對新型第4代設計的圖解複製。圖中並未考慮縮減間距，而是強調了柵極周圍的變化。
圖7：PGC展示的新型第4代羅姆器件，其中電場線展示如何保護柵極氧化層。
關於金氧半場效電晶體設計，尤其是碳化矽溝槽式金氧半場效電晶體的設計，主要用於在器件處於關斷狀態時保護柵極氧化層，阻斷大電壓。器件表面此時存在高電場，如果與柵極氧化層重合，會引起柵極洩漏並導致可靠性問題。在第3代器件中，源極溝槽與柵極溝槽深度相同，因而其下方的P+注入僅比柵極溝槽本身深一點。因此，圖中所示的電場線（可以想象為正在膨脹的氣球的外緣）圍繞溝槽拐角彎曲，並能更輕易地與柵極溝槽的底部相互作用。
相反，羅姆的新型第4代器件的源極溝槽被注入到源極溝槽側壁和底部的P+區域包圍，位置更深。這將保護柵極的p-n結向下推入漂移區，遠離其保護的柵極氧化物。如第4代器件圖所示，峰值電場線（氣球的外緣）遠離柵極氧化物。
柵極保護的收益
柵極獲得了更好的保護，那又怎樣？好吧，假如沒有采取相對的柵極保護措施，如第3代器件，則需要採取措施來確保電場永遠不會達到足以損壞柵極的數值。因此，支援阻斷電壓的漂移區被過度設計（實際已降額，參見關於該主題的我的文章），以支援超過應用所需的電壓。試著回想一下，可用於400 V電動汽車的650 V第3代器件的擊穿電壓超過了1200 V。雖然這確保能長期安全執行，但代價是漂移區的電阻隨著它能支援的電壓呈指數上升（Rdr∝ V^2.28）。
因此，透過更好地保護柵極，第4代器件需要的降額更少。我們測量的擊穿電壓為1000 V，比第3代降低了20%以上，因此漂移區電阻可能降低了40%以上。這似乎在TechInsights提供的剖面圖中得到證實，新器件具有類似的漂移區寬度，儘管圖7所示的深溝槽使其進一步變薄。此外，我們預計漂移區的摻雜將增加，從而進一步降低電阻。
有效的柵極氧化物保護也能提高可靠性。具體而言，這將解釋為何羅姆建議的柵極氧化層短路耐受時間從最小值4.5 µs增加到5.5 µs。在短路故障期間，支援最高電場的器件區域通常會達到最高溫度。如果該位置離柵極更遠，則柵極燒壞的時間將隨之增加。
另一個巧妙的技巧：是時候往碳化矽超結結構前進？
學術界對碳化矽超結結構的探討已持續了十年或更長時間，最近一次由我的研究小組提出。我們利用7 µm深的溝槽，並在其側壁上注入P，從而提出了一種1700 V碳化矽超結器件。
羅姆的器件不是超結結構器件，它們的p型內襯溝槽只佔我們提出的器件的一小部分，但我們懷疑超結結構原理能在柵極溝槽下方的區域起作用。畢竟擠壓在兩個P柱之間的狹窄的n摻雜區會顯著增加器件的JFET電阻。但我們懷疑該區域中的n型摻雜區將高於漂移區，利用超結結構的電荷平衡原理（下次講解）在不破壞電場阻斷能力的情況下增加摻雜。