PN接面，MOS，體效應
PN接面(拼湊網上大佬的筆記)
摻入Ⅲ族元素的矽是P（positive，正）型半導體，主要以空穴導電；摻入Ⅴ族元素的矽是N（negative，負）型半導體，主要以電子導電。
臺灣清華的課件chapter 2 裡有介紹，這課件做得確實好。
PN junction: 1) in equilibrium 2) under reverse bias 3) under forward bias;
MOS
nmos 製作在 p- substrate 上，兩個重摻雜 n 區形成源端和漏端，重摻雜的導電多晶矽( poly silicon)為柵，下面有一層 SiO2 ，稱為柵氧，作用是讓柵和襯底隔離，溝道里的電子不會與柵極接觸。
（pmos 製作在 n-substrate 上）
PMOS要做在區域性襯底上，稱為阱（well）。
n well 必須接一定電壓，使得源/漏結二極體反偏（the S/D junction diodes），這個PN接面也就是源與襯底，漏與襯底的PN接面。
這些 PN接面 需要反向偏置，以防止二極體導通，保證MOSFET正常工作。
一般n well 與最正的電源相連，這樣妥妥地反偏 S/D junction。
體效應
正常來說，PMOS裡和NMOS裡，襯底都經常和源接在一起：① PMOS裡襯底要維持高電壓，因為是 n-substrate，接正可以維持S/D junction反向偏置。 ② NMOS裡襯底要接低電壓，因為是p - substrate，低過源和漏的電勢就可以維持S/Djunction反向偏置；
在NMOS中，如果襯底電壓低於源電壓，即 Vsb>0，會發生什麼？
源結和漏結維持反向偏置，Vb變得更負時，更多空穴被吸引到襯底電極，而留下大量負電荷。而閾值電壓是耗盡層電荷總數的函式。
因此inversion layer形成之前，柵極電荷映象Qd。Vb下降，Qd增加，Vth也增加。
考慮體效應以後的Vth計算公式為：
對NMOS，如果Vsb<0，那麼Vth會減小嗎？
- 是的。襯底電壓高於源端，則 Vth < Vth0。人們可以偏置襯底來降低Vth。
但對NMOS來說不容易，因為NMOS都共享襯底，而PMOS製作在N-well 裡，比較容易做到。