在一平方毫米的矽片上建立數百萬個連線。
從奈米到埃米，晶片製造商正在竭盡全力縮小電路的尺寸。但對於人們日益增長的算力需求，一項涉及更大尺寸（數百或數千奈米）的技術在未來五年內可能同樣重要。
這項技術稱為直接混合鍵合（Hybrid Bonding），可在同一封裝中將兩個或多個晶片堆疊在一起，構建所謂的 3D 晶片。儘管由於摩爾定律逐漸崩潰，電晶體縮小的速度正在變慢，但晶片製造商仍然可以透過其他方式增加處理器和記憶體中的電晶體數量。
今年 5 月，在丹佛舉行的 IEEE 電子元件和技術會議（ECTC）上，來自世界各地的研究小組公佈了該技術的各種來之不易的改進，其中一些結果顯示，3D 堆疊晶片之間的連線密度可能達到創紀錄的水平：每平方毫米矽片上大約有 700 萬個連線。
英特爾的 Yi Shi 在 ECTC 大會上報告說，由於半導體技術的新進展，所有這些連線都是必需的。摩爾定律現在受一個稱為系統技術協同最佳化（STCO）的概念支配，即晶片的功能（例如快取、輸入 / 輸出和邏輯）分別使用最先進工藝製程製造。然後可以使用混合鍵合和其他先進封裝技術來組裝這些子系統，以便讓它們像單個矽片一樣工作。但這隻有在存在高密度連線的情況下才能實現，這些連線可以在幾乎沒有延遲或能耗的情況下在單獨的矽片之間傳送資料。
在所有先進封裝技術中，混合鍵合提供了最高密度的垂直連線。因此，它是先進封裝行業增長最快的領域，Yole Group 技術和市場分析師 Gabriella Pereira 表示，到 2029 年，該方向的市場規模將增長兩倍以上，達到 380 億美元。預計到那時，混合鍵合將佔據約一半的市場。
在混合鍵閤中，銅 pad 建立在每個晶片的頂面上。銅被絕緣層（通常是氧化矽）所包圍，pad 本身略微凹進絕緣層的表面。在對氧化物進行化學改性後，將兩個晶片面對面壓在一起，使每個凹陷的 pad 對齊。然後慢慢加熱這個夾層，使銅膨脹到間隙處並熔合，從而連線兩個晶片。
1、混合鍵合從兩個晶圓或一個晶片和一個晶圓相對開始。配合面覆蓋有氧化物絕緣層和略微凹陷的銅墊，銅墊與晶片的互連層相連。
2、將晶圓壓在一起，在氧化物之間形成初始鍵合。
3、然後緩慢加熱堆疊的晶圓，使氧化物牢固連線，並使銅膨脹以形成電連線。
a、為了形成更牢固的鍵合，工程師需要壓平氧化物的最後幾奈米。即使是輕微的凸起或翹曲也會破壞密集連線。
b、銅必須從氧化物表面凹陷到恰到好處的程度。太多就無法形成連線，太少就會把晶圓推開。研究人員正在研究如何將銅控制到單個原子層的水平。
c、晶圓之間的初始連線是弱氫鍵。退火後，連線變成強共價鍵。研究人員預計，使用不同型別的表面，如碳氮化矽，則會有更多位置可以形成化學鍵，將使晶圓之間的連線更牢固。
d、混合鍵合的最後一步可能需要數小時，並且需要高溫。研究人員希望降低溫度，縮短工藝時間。
e、雖然兩片晶圓上的銅壓在一起形成電連線，但金屬的晶粒邊界通常不會從一側穿過另一側。研究人員正試圖使邊界上形成大的單晶銅顆粒，以提高電導率和穩定性。
混合鍵合既可以將一種尺寸的單個晶片連線到一個裝滿更大尺寸晶片的晶圓上，也可以將兩個相同尺寸的整片晶圓鍵合在一起。當然，後一種工藝比前一種更成熟，部分原因是它在相機晶片中的應用。例如，歐洲微電子研究機構 Imec 的工程師已經創造了一些有史以來最密集的晶圓對晶圓鍵合，鍵合距離（或間距）僅為 400 奈米。但 Imec 僅實現了 2 微米的晶片對晶圓鍵合間距。
這相比當今在生產的先進 3D 晶片有了很大的改進（連線間距約為 9 微米）。而且它比前一代技術有了更大的飛躍：「微凸塊」（microbumps）焊料，其間距為幾十微米。
「在裝置可用之後，將晶圓與晶圓對齊比將晶片與晶圓對齊更容易。大多數微電子工藝都是針對整片晶圓進行的，」法國研究機構 CEA Leti 整合與封裝科學負責人 Jean-Charles Souriau 說道。但晶片對晶圓（或晶片到晶圓）技術在高階處理器中可以大放異彩，例如 AMD 的處理器，他們把新技術用於組裝其先進 CPU 和 AI 加速器中的計算核心和快取。
為了推動兩種情況下的間距越來越緊密，研究人員專注於使表面更平坦，使繫結的晶圓更好地粘合在一起，並減少整個過程的時間和複雜性。做好這件事可能會徹底改變晶片的設計方式。
WoW，降低間距
最近的晶圓對晶圓（WoW）研究實現了最緊密的間距 —— 約 360 奈米到 500 奈米 —— 這有關在一件事上付出的大量努力：平整度。要以 100 奈米級的精度將兩個晶圓結合在一起，整個晶圓必須幾乎完全平坦。如果它稍微彎曲或扭曲，整個部分就無法連線。
晶圓的平坦化需要一項稱為化學機械平坦化（CMP）的工藝。它對晶片製造至關重要，尤其是對於生產電晶體上方的互連層。
「CMP 是我們必須控制的混合鍵合關鍵引數，」Souriau 表示。ECTC 上展示的結果顯示 CMP 被提升到了另一個水平，不僅使整個晶圓平坦化，而且還將銅墊之間的絕緣層的圓度降低到奈米級，以確保更好的連線。
其他一些研究人員則致力於確保這些扁平部件能夠足夠牢固地粘合在一起。他們嘗試使用不同的表面材料，例如用碳氮化矽代替氧化矽，並使用不同的方案來化學啟用表面。最初，當晶圓或晶片被壓在一起時，它們透過相對較弱的氫鍵固定在一起，人們擔心的是，在進一步的加工步驟中它們是否能保持原位。連線之後，晶圓和晶片會慢慢加熱，這一過程稱為退火，旨在形成更強的化學鍵。這些鍵到底有多強 —— 甚至如何弄清楚 —— 是 ECTC 上展示的大部分研究的主題。
最終的鍵合強度部分來自銅連線。退火步驟使銅在間隙處膨脹，形成導電橋。三星的 Seung Ho Hahn 解釋說，控制間隙的大小是關鍵。膨脹太小銅就不會熔合，膨脹太多晶圓就會被推開。這是奈米級的問題，Hahn 報告了一種新化學工藝的研究，他希望透過一次蝕刻掉一個原子層的銅來實現這一點。
連線的質量也很重要。晶片互連中的金屬不是單晶；而是由許多晶粒組成，這些晶粒朝向不同的方向。即使在銅膨脹後，金屬的晶粒邊界通常也不會從一側跨越到另一側。這種跨越應該會降低連線的電阻並提高其可靠性。日本東北大學的研究人員報告了一種新的冶金方案，最終可以生成跨越邊界的大型單晶銅。「這是一個巨大的變化，」日本東北大學的副教授福島譽史（Takafumi Fukushima） 說。「我們現在正在分析其背後的原因。」
ECTC 討論的其他實驗側重於簡化鍵合過程。一些人試圖降低形成鍵合所需的退火溫度（通常約為 300 °C），以儘量減少長時間加熱對晶片造成損壞的風險。Applied Materials 的研究人員介紹了一種方法的進展，該方法可以大大減少退火所需的時間 —— 從幾小時縮短到僅 5 分鐘。
效果出色的 CoW
Imec 使用等離子蝕刻來切割晶片並賦予它們 chamfered corners。該技術消除了可能干擾粘合的機械應力（mechanical stress）。
目前，晶圓上晶片 (CoW) 混合鍵合對於高階 CPU 和 GPU 製造商來說更有用：它允許晶片製造商堆疊不同尺寸的小晶片，並在將每個晶片繫結到另一個晶片之前對其進行測試，以確保它們不會出現問題。畢竟，一個有缺陷的部件就註定了整個昂貴 CPU 的命運。
但是 CoW 具有 WoW 的所有困難，並且緩解這些困難的選項較少。例如，CMP 旨在平坦化晶圓（flatten wafers），而不是單個晶片。一旦從源晶圓上切下晶片並進行測試，就可以採取更少的措施來提高其鍵合準備情況。
儘管如此，英特爾的研究人員報告了具有 3 μm 間距的 CoW 混合鍵合，並且如上所述，Imec 的一個團隊成功實現了 2 μm 間距，主要是透過使轉移的 die 非常平坦，同時它們仍然附著在晶圓上並在整個過程中保持它們清潔。
兩個團隊都使用等離子蝕刻來切割晶片，而不是使用常用的鋸切法（ blade）。與鋸切法不同，等離子蝕刻不會導致邊緣碎裂，從而產生可能干擾連線的碎片。它還允許 Imec 團隊對晶片進行塑形，製作 chamfered corners，以減輕可能破壞連線的機械應力。
ECTC 的幾位研究人員表示，CoW 混合鍵合對於高頻寬儲存器 (HBM) 的未來至關重要。HBM 是控制邏輯晶片頂部的 DRAM die 堆疊（目前有 8-12 個 die 高）。HBM 通常與高階 GPU 放置在同一封裝中，對於處理執行 ChatGPT 等大型語言模型所需的海量資料至關重要。如今，HBM die 採用微凸點（microbump）技術進行堆疊，因此每層之間都有被有機填料包圍的微小焊球。
但隨著 AI 進一步提高記憶體需求，DRAM 製造商希望在 HBM 晶片中堆疊 20 層或更多層。微凸點佔據的體積意味著這些堆疊很快就會變得太高而無法正確裝入 GPU 封裝中。混合鍵合會縮小 HBM 的高度，並且更容易從封裝中去除多餘的熱量，因為層之間的熱阻會更小。
在 ECTC 上，三星工程師展示了混合鍵合可以產生 16 層 HBM 堆疊。三星高階工程師 Hyeonmin Lee 表示：「我認為使用這項技術可以製造 20 層以上的堆疊。」其他新的 CoW 技術也有助於將混合鍵合引入高頻寬儲存器。
Souriau 表示，CEA Leti 的研究人員正在探索所謂的自對準（self-alignment）技術。這將有助於確保僅使用化學工藝即可實現良好的 CoW 連線。每個表面的某些部分將被製成疏水性的，而其他部分將被製成親水性的，從而導致表面會自動滑入到位。
在 ECTC 上，來自東北大學和雅馬哈機器人公司的研究人員報告了類似方案的工作，利用水的表面張力來對齊實驗 DRAM 晶片上的 5-μm pad，精度優於 50-nm。
混合鍵合的上限
研究人員幾乎肯定會繼續減小混合鍵合連線的間距。臺積電 pathfinding systems 專案經理 Han-Jong Chia 表示：「200 nm WoW 間距不僅是可能的，而且是理想的。」臺積電計劃在兩年內推出一種稱為背面供電（backside power delivery）的技術。英特爾計劃在今年年底實現同樣的目標。這項技術將晶片的電力傳輸互連置於矽表面下方而不是上方。
臺積電研究人員計算出，透過排除這些電源管道（conduit），最上層可以更好地連線到較小的混合鍵合 pad。使用 200 nm 鍵合 pad 的背面供電傳輸將大大降低 3D 連線的電容，以至於能量效率和訊號速度的測量結果將比使用 400 nm 鍵合 pad 實現的效果好 8 倍。
晶圓上晶片混合鍵合比晶圓上晶圓鍵合更有用，因為它可以將一種尺寸的 die 放置到更大 die 的晶圓上。然而，可實現的連線密度低於晶圓上晶圓鍵合。
Chia 表示，在未來的某個時候，如果鍵合間距進一步縮小，「摺疊（fold）」電路塊可能會變得實用。塊內現在的一些長連線可能能夠採用垂直捷徑，從而加快計算速度並降低功耗。
並且，混合鍵合可能不限於矽。CEA Leti 的 Souriau 表示：「如今，矽對矽晶圓取得了很大進展，但我們也在尋求氮化鎵與矽晶圓和玻璃晶圓之間的混合鍵合…… 一切皆有可能。」他們甚至提出了量子計算晶片混合鍵合，其中涉及對準和鍵合超導鈮，而不是銅。
參考內容：https://spectrum.ieee.org/hybrid-bonding