觸發器

時序邏輯電路

時序邏輯電路的結構與工作特點

組合邏輯電路+觸發器

觸發器的輸入：激勵

觸發器的輸出：狀態➡️（1）現態 （2）次態（下時刻的現態）

電路輸入 + 觸發器的現態 = 電路的輸出 + 觸發器的次態

時序邏輯電路包括

1. 輸出函式（輸出方程）
2. 狀態函式（次態方程）

時序邏輯電路分類

根據觸發器分：

1. 同步時序邏輯電路
2. 非同步時序邏輯電路

根據電路的輸出函式分

1. 米勒型（mealy）：基本型別，輸出和現態、輸入有關的
2. 莫爾型（moore）：輸出只和電路的現態有關

時序邏輯電路表示工具

狀態表和狀態圖

mealy 狀態表

行：輸入

列：現態

對應方格：次態/輸出

moore 狀態表

輸出和輸入無關，單獨做一列，只與現態有關

可以用 mealy 型狀態表表示 moore 型的電路

但是反過來不行

mealy 狀態圖

起點：現態

終點：次態

中間

moore 狀態圖

狀態圖中的每個圈表示一個可能的狀態

每一條帶箭頭的線表示狀態的遷移關係

始於現態終於次態

狀態圖和狀態表的相互轉換

• 狀態表有幾行，狀態圖就有幾個圈
• 狀態表有幾個格子，狀態圖上就有幾根線

各種表示工具間的轉換

重點都是狀態遷移

10和11 一換，直接就是卡諾圖

觸發器概述

分類

基本 RS 觸發器

是其他觸發器的基本部件

基本 RS 觸發器的兩種結構

與非門構成

同時地有效，次態和次態非是一樣的，輸出邏輯混亂，所以禁止這種情況

狀態表和狀態圖

RS 觸發器特徵方程

一般記這個

死記

同步觸發器

帶 CLK 的觸發器

帶 CLK 的 RS 觸發器

加一個 CLK，當 CLK = 0時，輸入激勵被鎖，輸出狀態保持不變

其實下面這個說是高有效，其實是因為 S 或者 R 和 CLK 與之後還取了個非

下面這個波形圖的例子是高有效的 CLK 和 RS 觸發器

當 R 和 S 同時置 1 時，屬於是禁止情況，此時 Q 和 Q非 都要為 1，下面這個波形圖沒有出現這種情況

同步 D 觸發器

在上面說的同步 RS 觸發器上加了個 D

D = 0, S = 0, R = 1

D = 1, S = 1,R = 0

所以輸入激勵只看 D 就可以了，D = 0 置 0，D = 1，置 1

D 是不談高低有效的

特徵方程：

狀態圖

波形圖

波形圖相當簡單沒什麼好說的。就看 CLK 什麼時候為 1，為 1 的時候把 D 的波形圖搬下來就可以了。其他時候都是 0

同步 JK 觸發器

和同步 RS 觸發器比就多了兩條線

唯一的不同就在：沒有了 RS 中 RS 同時有效的限制

當 JK 同時有效時，次態為現態的非

狀態表

特徵方程（JK 高有效的）

狀態圖

波形圖

同步 T 觸發器

在 JK 觸發器上

再加一條線

J = K = T

那就沒 JK 什麼事了，和 D 觸發器改 RS 一樣

但是 D 不談高低有效，T 還是分高低有效的

所以 RS, JK, T 都是分高低有效的

只有 D 是不分的

這個就是 T 改 JK，把置 0 置 1 去掉了，只剩下 00 保持 和 11 翻轉

狀態圖

特徵方程

觸發器應用（還沒看

CLK 上升沿工作的 D 觸發器

時序邏輯電路

分析步驟

與非結構：從什麼時候為 0，入手

畫狀態圖的時候，不要按表的順序讀，要按工作順序讀

例如下面這個表的狀態圖，011 後面不接 100，接 111

狀態圖示註不能忘