一、前言
dc綜合是一個不斷迭代的過程，如果設計的RTL程式碼不滿足時序約束的需求，則需要重新進行修改，然後再去綜合，一直迭代到時序滿足需求。
二、面積約束
面積約束指令：set_max_area 100
面積約束的定義有三種，一種指的是兩輸入與非門的個數，一種是電晶體的個數，第三種是平方微米（實際面積）。
三、時序路徑約束
目標：約束電路中的所有時序路徑
四種路徑：輸入到暫存器；暫存器到暫存器；暫存器到輸出；輸入直接到輸出的路徑。
get_ports：設計中的時鐘埠，使用create_clock定義了時鐘的週期10ns
get_ports A：將輸入延遲施加在A埠上
max：該埠最大的延遲是多少（最大延遲通常用來計算建立時間）
clock：該埠的延遲是針對哪個時鐘域
例：待綜合的電路為右邊紅框中的電路，如何對其進行時序約束？
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四、DRC約束
五、一個具體的tcl指令碼
注意這裡dont_touch和理想網路的區別，dont_touch是讓dc不綜合
