FPGA電路邏輯的原理圖方式設計與驗證

實驗1：拼接 4-16譯碼器

• 3-8譯碼器管腳及真值表

• 設計要求：利用兩片3-8譯碼器拼接成4-16譯碼器

  1. 原理圖
     
     注：當輸入D=0時，第一片3-8譯碼器工作，第二片禁止；當D=1時，第一片3-8譯碼器禁止，第二片工作。

  2. 模擬波形
     
     注：通過波形可看出輸出訊號的毛刺，說明存在組合邏輯的競爭與冒險。

實驗2A ： 設計M=12的計數器

• 161計數器管腳及真值表
  

• 設計要求：利用161計數器晶片，設計一個M=12的計數器，上電後，對CLK訊號，從0順序計數到11，然後迴繞到0 當計數值為11的CLK週期，溢位訊號OV輸出一個高電平，其他週期OV訊號輸出0。

  1. 原理圖
     
     注：採用同步置數法，預置數為0，當計數器從0計數到11（1011）時，兩片同時置0.

  2. 模擬波形
     

實驗2B ： 設計M=20的計數器

• 設計要求：利用2片161計數器晶片，設計一個M=20的計數器，上電後對CLK訊號，從0順序計數到19，然後迴繞到0 當計數值為19的CLK週期，溢位訊號OV輸出一個高電平，其他週期OV訊號輸出0。

  1. 原理圖
     
     注：採用整體置數法，預置數為0，當計數器從0計數到19（10011）時，兩片同時置0.

  2. 模擬波形