根據verilog畫出對應的電路圖
記住基本單元
拼接符、非
與門或門
if=else
if (xx)
a=x
else
a=y
為選擇器或比較器，xx為選擇端
x,y為賦值訊號
見到Shixu為D觸發器
case為選擇器
a[cnt]為選擇器，cnt為選擇端
a[7-:8]等價於a[7:0]
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