《阻變儲存器 Resistive Random Access Memory(RRAM)》——從器件到陣列結構（From Devices to Array Architectures）

《阻變儲存器 Resistive Random Access Memory(RRAM)》——從器件到陣列結構（From Devices to Array Architectures）

[原] Shimeng Yu ，[譯] Yiyang Yuan

摘要（Abstract）

阻變儲存器（Resistive Random Access Memory，RRAM）技術在過去的數十年間重大進步使得其成為下一代非易失儲存（Non-Volatile Memory，NVM）的充滿競爭力的候選之一。本書是基於金屬氧化物的RRAM技術從器件製造到陣列結構設計的綜合性教程。本書總結了RRAM器件效能，特性，建模技術，並討論到了RRAM整合到有外圍電路的大規模陣列中的設計考慮。

第二章介紹了用於消除成型（Forming）過程的RRAM器件的製造工藝與方法，並展示其微縮到10nm以下工藝節點的能力。然後介紹了諸如程式設計速度，差異性控制，多級操作等器件效能。最後討論了迴圈耐久性和資料保持等可靠性問題。

第三章討論了RRAM的物理機制，以及用於觀察導電細絲的材料表徵技術和研究電子傳導過程的電錶徵技術。還介紹了用於模擬導電細絲演變的數值建模技術以及用於電路級設計的精簡器件建模技術。

第四章討論了兩種常見的用於大規模整合的RRAM陣列結構：單電晶體單電阻（ one-transistor-one-resistor (1T1R)）結構和帶有選擇器件的交叉點結構，介紹了讀/寫方案，並討論了外圍電路設計的注意事項。最後介紹了用於製造超高密度RRAM陣列的三維整合方法。

第五章是一個簡短的總結，並展望RRAM在NVM應用之外可能的創新型引用。

關鍵詞：RRAM，ReRAM，電阻開關（阻變），NVM

第一章（Chapter 1）. 阻變儲存器技術的介紹（Introduction to RRAM Technology）

1.1 新興儲存技術的概覽（Overview of Emerging Memory Technologies）

如今的計算機系統的功能與效能日漸依賴於儲存子系統的特性。儲存子系統有一個眾所周知的層次結構：從頂層到底層，SRAM，DRAM和FLASH分別是用於快取(Cache)，記憶體（Main Memory）與固態硬碟（solid-state-drive (SSD)）的主流儲存技術。層次越往上，儲存器的讀/寫延遲越小，層次越往下，儲存器的容量越大。所有的這些主流儲存技術都是基於電荷儲存機制，SRAM間電荷儲存在交叉耦合反相器的儲存節點，DRAM將電荷儲存在單元電容器中，FLASH將電荷儲存在電晶體的浮柵上。所有這些基於電荷的儲存技術由於在微小尺寸下容易丟失掉儲存的電荷，導致效能，可靠性，噪聲容限的下降等，因此在微縮到10nm以下的節點時都面臨著挑戰。在此背景下，業界正在積極研究和開發基於非電荷的新興儲存器技術，以期徹底改變儲存器層次結構 ^[1]。

儲存器的理想特性包括：快的讀/寫速度（<ns），低操作電壓（<1V），低能耗（讀/寫時~fJ/bit），長資料保持時間（>10年），長讀/寫迴圈耐久性（>\(10^{17}\)輪），以及出色的可微縮性（<10nm）。儘管如此，在單個"通用"儲存器中滿足這些理想特性幾乎是不可能的。一些新興的非易失儲存（NVM）技術正被追求用於實現部分的這些理想特性。這些新興的NVM候選者包括自旋轉移矩磁阻隨機存取儲存器（spin-transfer-torque magnetoresistive random access memory（STT-MRAM））^[2]，相變隨機存取儲存器（PCRAM）^[3]，以及阻變儲存器（RRAM）^[4]。這些新興NVM技術有著共同的特點：它們都是非易失性兩端器件，且它們都是透過在高阻態（ high resistance state (HRS, 或 off-state)）與低阻態（ low resistance state (LRS, 或 on-state)）間開關以區分狀態。兩種狀態間的轉換可以透過輸入電訊號來觸發。但是對於不同的儲存器，具體的開關物理原理是非常不同的：MTT-MRAM依靠STT-MRAM依賴於由薄隧道絕緣層隔開的兩個鐵磁層的平行配置（對應於LRS）和反平行配置（對應於HRS）之間的電阻差異；PCRAM依賴於硫族化物材料在結晶相（對應於LRS）和非晶相（對應於HRS）之間開關；而RRAM 依賴於兩個電極之間絕緣體中導電細絲的形成（對應於 LRS）和斷裂（對應於 HRS）。因為不同的物理機理，這些新興NVM技術間的器件特性也是有差異的。表1.1比較了新興儲存技術和主流儲存技術的典型器件特性。應當被指出的是，不同的新興NVM器件應當根據他們的獨特特性被應用在不同的領域。如表1.1所示，與SRAM相比，STT-MRAM有著更小的單元面積的又是，且STT-MRAM保持了低程式設計電壓、快速讀/寫速度和長壽命，因此 STT-MRAM 對片上嵌入式儲存器具有吸引力，例如在最後一級快取上的對SRAM的替換^[5]。相比與FLASH，RRAM由於其低變成電壓和快讀寫速度而更具有吸引力，因此RRAM的主要目標是替換NOR FLASH作為程式碼儲存，且有著替換NAND FLASH作為資料儲存的野心^[6]。除了替代現有的儲存技術，新興的NVM技術也有著透過增加更多的層級從而變革如今的儲存層級的潛力，例如在主記憶體和儲存記憶體之間建立儲存類記憶體級別^[7]。此外新興儲存和主流儲存的融合系統也是很有吸引力的，例如間RRAM作為NAND FLASH的快取^[8]。

1.2 阻變儲存器基礎（RRAM Basic）

1960年代，首次報導了阻變現象，即例如金屬氧化物等絕緣體在施加大電壓時發生電阻變化^[9]。最近的阻變研究的復興可以追溯到鈣鈦礦氧化物（如\(Pr_{0.7}Ca_{0.3}MnO_3\)^[10]，\(SrZrO_3\)^[11]，\(SrTiO_3\)^[12]等）中滯後 I-V 特性的發現，在1990年代末以及2000年代初，自三星於 2004 年展示整合了 180 nm 矽 CMOS 技術的 NiO RRAM 陣列以來^[13]，隨著各種二元氧化物阻變樣例（注1）的出現（如\(NiO\)^[14]，\(TiOx\)^[15]，\(CuOx\)^[16]，\(ZrOx\)^[17]，\(ZnOx\)^[18]，\(HfOx\)^[19]，\(TaOx\)^[20]，\(AlOx\)^[21]等），由於材料的簡單性和與矽 CMOS 製造工藝的良好相容性，阻變技術的研究活動進展如火如荼。在2008年末，惠普實驗室將電阻器件與憶阻器的理論概念聯絡起來^[22]。（注2）

廣義上來說，目前共有兩種RRAM。第一種是基於由氧空位組成的導電細絲，通常稱為氧化物基RRAM，第二種是基於由金屬原子組成的導電絲，也稱為導電橋RAM（CBRAM）。CBRAM 依靠快速擴散的 Ag 或 Cu 離子遷移到氧化物（或硫屬化物）中來形成導電橋。儘管阻變依賴於不同的物理機制，但這兩種RRAM有著很多共同的器件特性，且陣列結構設計時的考慮也是非常相似的。在本書中，我們重點關注第一種，即氧化物基RRAM（注3）。有一些針對氧化物RRAM的文獻綜述，如^{[23][24][25][4:1]}。對於CBRAM，可以參考綜述^[26]。

到目前為止，已經有數十種二元氧化物被發現表現出了阻變行為。他們中的多數是過渡金屬氧化物，也有部分為鑭系金屬氧化物。文獻中提出的阻變氧化層材料和電極材料總結在表1.2中。除金屬外，導電氮化物，例如$ TiN\(、\)TaN$，也常用作電極材料。

注1：這些表現出阻變特性的二元氧化物通常是非化學計量的，因此下表x在本書中用於表示氧同位素成分

注2：為了同意屬於並間重點放在技術進步上，RRAM在本書中代指憶阻器

注3：若無特殊說明，本書中名詞“RRAM”代指基於氧空位的二元氧化物儲存器

在開始本書的討論之前，我們首先介紹一些關於 RRAM 的基本概念和術語。圖1.1（a）展示了RRAM 典型的金屬-絕緣體-金屬器件結構：夾在兩個電極間的薄氧化層。從 HRS 到 LRS 的開關稱為“置位”（Set）過程。反之，從 LRS 到 HRS 的開關事件稱為“重置”（Reset）過程。通常對於剛製備的RRAM，其初始電阻非常高，第一個週期需要很大的電壓來觸發後續週期的開關行為。 這被稱為“成型”（Forming）過程。RRAM 的開關模式可大致分為兩種：單極和雙極。圖1.1(b)與(c)展示了這兩種開關模式的I-V特性曲線。單極開關是指電阻開關的方向取決於施加電壓的幅度，而不取決於施加電壓的極性，因此置位/復位可以發生在相同的極性。如果單極性開關可以對稱地發生在正電壓和負電壓下，它也被稱為非極性開關模式。雙極開關意味著開關方向取決於施加電壓的極性。因此，置位只能發生在一個極性上，而復位只能發生在相反的極性上。對於任何一種開關模式，為避免在形成/置位過程中發生永久性介質擊穿，需要確保器件工作在一個合適的電流下，該電流通常由半導體引數分析儀在片外測試期間提供，或者更可行的是，透過片上的單元選擇器件（如電晶體、二極體或串聯電阻）控制電流。為了從單元讀取資料，需要施加不影響儲存器狀態的小讀取電壓來檢測單元是處於HRS還是LRS。

根據觀察，電極材料對氧化物 RRAM 的開關模式有顯著影響。即使是有著相同氧化物材料，但是電極材料不同，開關模式也可能會是不同的。因此可以推斷開關模式不是氧化物本身的固有特性，而是氧化物材料和電極/氧化物介面的特性。在大多數情況下，單極模式是用貴金屬（例如 \(Pt\)）作為頂部和底部電極來獲得的。 用可氧化材料（如 \(Ti\) 或 \(TiN\)）代替電極之一，就獲得雙極模式。對於雙極模式，其成功復位需要反向場，因為存在介面氧屏障（例如，\(TiON\)）^[27]。如果兩個電極都是可氧化的，則雙極的吸氧能力應該存在一些不對稱性。一種典型的結構是\(TiN\)/金屬/氧化物/\(TiN\)（注4），例如\(TiN\)/\(Ti\)/\(HfOx\)/\(TiN\)^[19:1]，\(TiN\)/\(Hf\)/\(HfOx\)/\(TiN\)^[28]，其中金屬覆蓋層起到吸氧層的作用。通常單極模式相比雙極模式需要更大的重置電流，也表現出更大的變異性。因此如今的RRAM研發更加關注雙極型模式，在本書中我們也將專注於雙極型模式。（注5）

（注4）：若無特殊說明，本書中的層疊順序是從頂層電極到底層電極

（注5）若無特殊說明，本書中討論的開關模式為雙極型模式：

為了進一步理解為什麼RRAM器件能夠作為NVM工作，此處以臺灣工業技術研究院 (Industrial Technology Research Institute，ITRI) 的基於 HfOx 的 RRAM ^[19:2][29] 的器件特性為例。圖1.2（a）展示了單元尺寸為 30 nm，TiN/Ti/HfOx/TiN 疊層凹結構器件的透射電鏡（Transmission Electron Microscopy (TEM)）照片。圖1.2（b）展示了該RRAM單元的典型I-V曲線。施加200μA的正向置位電流，該器件展現出雙極開關特性。圖1.3（c）展示了程式設計迴圈耐久特性。置位/重置程式設計條件為500μs寬度的+1.5V/-1.4V脈衝，在\(10^6\)次開關後電阻開關比（on/off ratio）仍然大於100。圖1.2（d）展示了資料保持測試結果。器件在150℃下烘烤，使用簡單的線性外推法可以推測出使用壽命為10年。

1.3 阻變儲存器技術近期的研究與發展（Recent Research and Development of RRAM Technology）

過去十年氧化基RRAM的進展非常迅速。特別是使用與矽 CMOS 製造工藝相容的材料的二元氧化物在行業中得到了深入的研究和開發。在2000年代中期，早期的RRAM器件有著大器件面積（>>\(μm^2\)），大器件電流（~\(mA\)），長程式設計時間（\(>μs\)），低耐久性（<\(10^3\)輪）以及很大的成型電壓( ~\(10V\))。現在，許多這些不足之處都已被克服。尺寸在10nm及以下的器件樣例已經出現^[28:1][30]，程式設計電流現在大約為幾十 µA 或幾 µA，程式設計速度在幾十納秒或幾納秒的量級，程式設計耐久週期通常大於 \(10^6\) 次，最高可達 \(10^{12}\) 次 ^[31]，保持時間在 150°C 時大於3000 小時，在 85°C 時超過 10 年^[20:1]，並且可以透過縮小氧化層厚度來消除成型過程^[32]，也可以使用其他氧化物層疊處理方案。多數這些良好特性都在\(HfOx\)或\(TaOx\)系統中被報告。此外還有2位元和3位元的多級操作的樣例^[33][34]。具有外圍電路，容量從4Mb到32Gb的晶片級RRAM陣列宏也已被工業界製造出來^[35][36][37]，這些都表明 RRAM 是一種可適用於實際應用的 NVM 技術。

本書組織如下，第二章將討論 RRAM 器件製造技術和消除成型工藝的方法，並將展示其可到 10 nm以下的可微縮性。然後介紹了器件的程式設計速度、變異性控制和多級操作等效能，最後討論了迴圈耐久性和資料保持等可靠性問題。第三章討論了RRAM的物理機制，透過材料表徵技術觀察導電細絲，電學表徵技術研究電子傳導過程。 還將介紹用於模擬導電細絲演變的數字器件建模技術以及用於電路級設計的精簡化器件建模技術。第四章將討論用於大規模整合的兩種常見 RRAM 陣列架構：單電晶體單電阻 (1T1R) 和帶選擇器的交叉點架構。 介紹了讀/寫方案，並討論了外圍電路設計注意事項。 最後，介紹了一種用於構建超高密度 RRAM 陣列的 3D 整合方法。第五章是一個簡短的總結，將展望 RRAM 在 NVM 應用之外的潛在新應用。

第二章（Chapter 2）. 阻變儲存器的製造與效能（RRAM Device Fabrication and Performances）

2.1 器件製造：免成型性以及可微縮性（Device Fabrication: Forming-Free and Scalability）

金屬氧化物RRAM器件的製造主要使用傳統的半導體制造工具，它與需要低溫 (<400°C) 的矽 CMOS 後道 (back-end-of-line，BEOL) 工藝相容。為了沉澱阻變氧化物層，需要使用兩種典型的方法：（1）物理氣相沉澱（physical vapor deposition，PVD）即從金屬靶材濺射，然後在氧氣環境中進行退火或在氧氣環境中進行反應濺射，濺射溫度可以低至室溫；（2）在水或臭氧環境中從金屬有機前體進行原子層沉積 (atomic layer deposition，ALD)，典型的 ALD 溫度約為 200°C。再本章節中，我們將使用歐洲微電子研究所 IMEC 的 \(TiN/Hf/HfOx/TiN\) 器件^[28:2]來說明 RRAM 單元設計及其對成型行為的影響。IMEC 器件基於 65 nm 矽 CMOS 工藝，構建在電晶體的漏極接觸通孔之上。圖2.1（a）展示了RRAM BEOL整合的過程：在電晶體完成前道 (front-end-of-line ，FEOL) 工藝後，透過 PVD 沉積底部電極 TiN，然後進行化學機械平坦化 (chemical mechanical planarization，CMP)。\(HfOx\)阻變層透過ALD進行沉澱，然後透過PVD沉積Hf覆蓋層和TiN頂部電極。Hf 覆蓋層用作吸氧層，從 \(HfOx\) 層吸引氧元素並使其低於化學計量 (x<2)。最後，頂部電極被圖案化，然後是頂層鈍化。圖2.1（b）到（d）展示了製造有效尺寸為10nm × 10nm的單元的TEM照片。

有兩個關鍵的幾何引數（HfOx 厚度和 Hf 覆蓋層厚度）會影響器件特性（尤其是成型行為）。此外，成型電壓是器件面積的強函式。圖2.2（a）展示了成型電壓隨著器件面積的減小而增加。這是因為成型過程類似於電介質軟擊穿，且滲透理論^[38]表明了擊穿電壓取決於缺陷數量而不是電介質層中的缺陷密度。隨著尺寸縮小，製造缺陷（即氧空位）的數量減少，形成滲透導電路徑的可能性降低，因此需要更高的電壓來產生更多的缺陷和導電絲。圖2.2（a）同時展示了多晶 \(HfOx\) 具有比非晶 \(HfOx\) 更低的成型電壓，這可能是透過晶界的洩漏導致的。通常，透過 ALD 沉積的 \(HfOx\) 是非晶態的，600°C 的退火可使薄膜部分結晶。然而，多晶 \(HfOx\) RRAM 的效能不如非晶 RRAM。為了降低成型電壓，降低 \(HfOx\) 層厚度是一種更好的方法。對於 10 nm×10 nm 單元，成型電壓從 10 nm \(HfOx\) 層的 5.3 V 降低到 5 nm \(HfOx\) 層的 2.3 V，最終實現了 2 nm \(HfOx\) 層的免成型性（成型電壓和後續的置位電壓都<1 V）。在如此薄的厚度下，需要精確控制電極表面粗糙度，以防止由於氧化物薄膜的不連續性而導致短路；由於 ALD 具有均勻的覆蓋能力，因此是一種更好的製造方法。此外，較厚的金屬覆蓋層可以降低成型電壓，如圖2.2（b）所示，這是因為它可能會從氧化層中吸引更多的氧元素。然而，製造免成型器件的方法，例如透過更厚的金屬覆蓋層來減少氧化物厚度和增加初始缺陷密度，也可能會嚴重降低氧化物層的電阻率並犧牲儲存器開/關比。

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事實證明，RRAM 的可微縮性非常好，亞 10 奈米器件已被成功製造。例如，在電晶體側壁製造了一個非常小的有源尺寸為 1 nm×3 nm 的基於 \(HfOx\) 的 RRAM^[30:1]，且表現出相當好的效能，如開/關比 (>100)、耐用性 (>\(10^4\) 次迴圈) 和資料保持能力 (250°C條件下，> \(2×10^4\) h)。圖2.3展示了IMEC 的基於 \(HfOx\) 的 RRAM 的器件引數的隨尺寸縮小的變化趨勢，例如置位/復位電壓，以及從 1 µm×1 µm 到 10 nm×10 nm 的開/關比。可以看出，所有這些器件引數對單元面積的依賴性非常弱，這與前面討論的成型電壓不同，這表明存在絲狀開關機制。一旦 RRAM 器件經過了成型，在隨後的操作中，阻態切換髮生在比實際器件尺寸小得多的區域性區域。導電絲的橫向直徑可以從幾十奈米到幾奈米，有LRS下的電流決定。 沿著導電細絲方向，因為導電細絲僅部分破裂，用於阻態切換的有源區域也被限制（可能在一或兩奈米內）。

2.2 器件效能（Device Performances）

在本節，我們將討論器件效能，包括變成速度，變異性和多級操作。RRAM的程式設計速度可以快到幾納秒。但是，程式設計速度是程式設計電壓的強函式。圖2.4展示了 IMEC 的基於 \(HfOx\) 的 RRAM 的置位/復位電壓和置位/復位脈衝持續時間之間的關係。粗略地說，增加約 0.25 V 和 0.5 V 的程式設計電壓將使 1 µm 單元和 10 nm 單元的程式設計速度分別提高一個數量級。這種指數電壓-時間關係歸因於氧空位的產生和遷移物理的能壘降低效應^[39]。雖然透過提高程式設計電壓，RRAM 的程式設計速度通常可以提高到 10 ns 以下，但應注意防止使用大電壓對單元造成損壞。迄今為止，由於片外測量的困難，亞納秒範圍內的程式設計速度幾乎沒有被探索，例如，焊盤和電纜的寄生電容會顯著扭曲亞納秒範圍內的波形。儘管如此，ITRI的基於 \(HfOx\) 的 RRAM 報告了 300 ps 的程式設計速度，而這 300 ps 實際上受到儀器速度的限制^[40]。 RRAM 的固有切換速度限制可能更快，因為可以從重離子撞擊輻射實驗中觀察到可以切換 RRAM 狀態的單粒子翻轉，而離子誘導的光電流瞬變的持續時間通常為數十 ps[41]。

器件的變異性是大規模製造 RRAM 的主要障礙。就置位/復位電壓以及 HRS 和 LRS 中的電阻而言，存在顯著的引數波動。這種波動包括時間（程式設計週期之間）的波動和空間（不同的器件之間）波動。空間波動可以透過晶片上均勻性的精確製造控制得到改善。然而，時間波動似乎是由氧空位產生和遷移過程的隨機性質引起的 RRAM 切換動力學的內在特性^[41]。通常，HRS 電阻變化比 LRS 電阻變化更顯著。LRS電阻變化來自於導電絲直徑或導電絲數量的變化，而HRS電阻變化來自於斷裂絲距離的變化，因此間隙距離的任何微小變化都可能放大為 HRS 中隧穿電流的變化。HRS 的尾部位數（tail bits）被發現可能與斷裂絲區域內殘留的氧空位有關^[41:1]。

RRAM 可用作多級單元 ( multi-level cell，MLC) 以增加其儲存密度。RRAM 將電阻狀態調製成多級以實現 MLC 操作。調製 RRAM 電阻狀態的方法有兩種，一種是控制置位的限制電流，另一種是控制復位電壓。如圖2.5中TIRI的\(HfOx\) RRAM^[19:3]所示，LRS 電阻可以透過置位的限制電流來改變，其原理可能是由於導電絲的直徑或數量的調製，而 HRS 電阻可以透過復位電壓來控制，其原理可能是由於對斷裂絲距離的調製。透過簡單的線性外推，這些多級電阻狀態可以在 85°C 下保持其狀態 10 年。

如前所述，RRAM 電阻的變異性是顯著的。 MLC 操作需要對電阻分佈進行非常嚴格的控制，使得儲存視窗在電平之間是可區分的。在實踐中，寫入驗證程式設計方案用於縮小 MLC 的電阻分佈。圖2.6展示了顯示了將置位的限制電流（由串聯電晶體的柵極電壓確定）連續上升到所需級的效果。隨著限制電流上升，電阻進一步降低。如果電阻被過度置位為低於目標水平的電阻，則執行復位操作並重新透過限制電流斜坡以達到目標電阻。然而，寫驗證程式設計方案會犧牲程式設計速度。在 ITRI 的 4 Mb \(HfOx\) 基 RRAM 原型晶片設計 ^[35:1] 中，單級單元 ( single-level cell，SLC) 可以實現 7.2 ns 的程式設計速度，而 MLC (2 bit/cell) 需要 160 ns 來執行上述寫入驗證方案。每個狀態下電阻的熱和電壓應力穩定性對於 MLC 操作也很重要。在 ITRI 的基於 HfOx 的 RRAM 中，一個 4 級單元在 85 °C 以上保持穩定 \(3×10^4\) s，並且在 \(2×10^4\) s 的讀取壓力測試（20 ms 讀取 \(10^6\) 個週期）下表現出良好的抗擾性。迄今為止，在基於 \(WOx\) 的 RRAM 中展示了最多的 8 級 MLC 操作（3 bit/cell）^[33:1]。

2.3 器件可靠性（Device Reliability）

RRAM 的可靠性有兩個方面：迴圈耐久性和資料保持性。 通常，迴圈壽命是指裝置可以程式設計多少次迴圈。 根據程式設計條件^[42]，迴圈耐久性有不同的失效模式。圖2.7展示了 IMEC 的 \(HfOx\) 基RRAM在不同程式設計條件下的迴圈耐久性的例子。在這些實驗中，改變串聯電晶體的柵極電壓或字線 ( word line，WL) 電壓以改變置位的限制電流，而其他程式設計引數是固定的。弱置位條件（較小的 WL 電壓）往往會導致置位失敗（器件卡在 HRS 並且無法在 \(10^6\) 個週期後置位），而強置位條件（較大的 WL 電壓）往往會導致復位失敗（ 裝置卡在 LRS 並且在 \(10^6\) 個週期後無法復位）。因此，置位和復位條件的相對強度決定了故障模式。在固定其他程式設計引數的同時改變復位電壓幅度也發現了類似的觀察結果。因此，平衡的置位/重置條件對於提高迴圈耐久性很重要。圖2.8展示了 IMEC 的基於 \(HfOx\) 的 RRAM 的迴圈耐久性，具有最佳平衡的置位/重置程式設計條件（置位：WL=1V，BL=1.8V，寬度為5ns；重置：WL=3V，SL=1.8V，寬度為10ns）。在 \(10^10\) 次迴圈中可以實現穩定的 ~15 倍開/關比。到目前為止，最大的迴圈耐久此處（\(10^12\)個週期）是在 \(TaOx\) 基 RRAM上展示的^[31:1]。

資料保留是指記憶體狀態可以保持多長時間。通常，NVM 應用的資料保留時間預計會超過 10 年（~\(3×10^8\) s）。在高達 85°C（即晶片上的工作溫度）的溫度下應維持這種保持能力。文獻中一種常見的簡單線性外推方法是在高溫下烘烤器件（例如，在探針臺上），並透過在特定時間間隔（例如每 1 秒）施加讀取脈衝來監測器件的電阻，然後外推阻值演化線至 10 年的時間點。然而，這種方法雖然易於在工業測試環境中實施，但也有其侷限性。雖然 RRAM 器件可以保持電阻視窗超過 \(10^4\) s 或 \(10^5\) s（便於測試的時間段），但如果阻變視窗突然崩潰而不是逐漸崩潰，則不能保證 \(10^6\) 或 \(10^7\) s 後阻變視窗仍然存在 。在該方法中，保持能力測試期間需要將讀取電壓施加到單元，為了儘量減少讀取電壓的影響，另一種常用的方法是在高溫下（例如，在烤箱中）長時間烘烤器件，然後在特定時間（冷卻後）讀出電阻，例如 、24 小時、100 小時等。最準確的方法是透過改變烘烤溫度進行溫度加速測試：記錄每個溫度下的失效時間，繪製 Arrhenius (1/kT) 圖以提取活化能，然後向下推斷 到工作溫度。在這種方法中，必須等到故障發生，因此比較耗時。圖2.9展示了 IMEC 的基於 \(HfOx\) 的 RRAM 的溫度加速資料保持測試示例^[43]。不同的置位限制電流（\(100 µA\) 和 \(10 µA\)）用於實現兩個 LRS 水平。 較低的限制電流會導致較差的 LRS 資料保留，因為較弱的導電絲在高溫下容易破裂。因此，在低功耗操作和長資料保留之間存在折衷。使用 Arrhenius (1/ kT) 圖，為 IMEC 的基於 \(HfOx\) 的 RRAM（限制電流 = \(10 µA\)）提取了活化能 (\(Ea\)~\(1.5 eV\))。在 IMEC 的器件中，HRS 劣化與 LRS 劣化具有相似的趨勢：LRS 和 HRS 電阻都隨著烘烤時間增加，並且為 HRS 劣化提取了相似的 \(Ea\)，表明具有相同的物理原理。 在這種情況下，LRS 劣化是資料保留的限制因素，因為 LRS 電阻可能會增加至高於 LRS 和 HRS 之間的參考值。為了提高 LRS 資料保持率，提出了在 400°C 的製造後退火以增加金屬覆蓋層中的氧含量，從而在金屬覆蓋層和氧化物層之間形成介面層，從而降低氧空位的遷移率 ^[44]。此外，資料保持特性應與耐久性特性相結合，因為隨著更多輪次的資料被程式設計到單元中後，資料保持能力會變得更差。IMEC 的基於 HfOx 的 RRAM， 在 \(10^6\) 個程式設計週期後 LRS 資料保持能力與與剛製造好的器件相比顯著下降^[45]。Panasonic 基於 TaOx 的 RRAM 也進行了廣泛的資料保留測試。 同樣，LRS 電阻也隨著烘烤時間的增加而增加。Panasonic 基於 \(TaOx\) 的 RRAM 也進行了大量的資料保留測試。 同樣，LRS 電阻也隨著烘烤時間的增加而增加。基於 \(TaOx\) 的 RRAM 提取的活化能約為 1.2 \(eV\)^[20:2]。需要指出的是，資料保持能力的實際統計資料只能在大型儲存陣列上收集，故障時間分佈的尾部位數成為整個陣列的限制因素。 在 Panasonic 的 256 kb \(TaOx\) 基 RRAM 陣列中，在 150°C 下 1,000 小時後不會發生資料保持故障，即使是尾部位數在 85°C 下透過 1/kT 外推也可以超過 10 年^[46]。

第三章（Chapter 3） . 阻變儲存器的特性與建模（RRAM Characterization and Modeling）

3.1 阻變儲存器物理機制的概覽（Overview of RRAM Physical Mechanism）

多年來，金屬氧化物 RRAM 的物理機制一直是一個爭論不休的複雜話題。通常，電阻切換與氧空位 (\(Vo\)) 的產生和氧離子 (\(O^{2-}\)) 的遷移有關，以在兩個電極之間形成一個或多個導電細絲。這個過程通常伴隨著電化學反應，因此也被稱為氧化還原（還原/氧化）效應^[24:1]。在本書中，我們將重點關注絲狀開關機制，這是大多數金屬氧化物 RRAM 的主流理論。 關於非絲狀或介面屏障調製機制的討論，可以參考^[47]。

儘管阻變的物理原理的細節仍然是一個活躍的研究領域，但我們的目標是為絲狀開關機制給出一個大概的物理圖景，如圖 3.1 所示。新制備RRAM的成型過程類似於電介質軟擊穿。最初，\(Vo\)密度較低。在高電場（>10 MV/cm）下，氧原子被擊出晶格，變成\(O^{2-}\)向陽極漂移，\(Vo\)留在氧化層中。如果陽極材料為貴金屬或與可氧化陽極材料反應形成介面氧化層，則\(O^{2-}\)作為中性非晶格氧排放。因此，電極/氧化物介面就像一個“儲氧器”^[48]。同時，體氧化物中的\(Vo\)導致導電絲（conductive filament ，CF）的形成，RRAM裝置切換到LRS。通常，沉積態RRAM氧化物薄膜為非晶態或多晶，且碳纖維優先沿晶界生成^[49]。電極/氧化物介面的粗糙度也可能使\(CF\)集中在電場增強區域。在重置過程中，\(O^{2-}\)從介面遷移回大塊氧化物，與\(Vo\)重新結合或氧化金屬\(CF\)沉澱，從而部分破壞\(CF\)。對於單極性開關，電流的焦耳加熱會熱啟用\(O^{2-}\)擴散，因此由於濃度梯度，\(O^{2-}\)從介面或CF周圍區域擴散^[50]。通常，單極性開關需要相對較高的復位電流來提高CF附近的區域性溫度。對於雙極性開關，介面層可能會出現明顯的擴散勢壘，純熱擴散是不夠的，因此氧氣遷移需要藉助反向電場^[27:1]。然而，在這兩種情況下，\(CF\)部分破裂，形成\(Vo\)貧乏區，並且導致電子的隧穿間隙，RRAM裝置切換到HRS。富含\(Vo\)區域的殘餘\(CF\)被稱為“虛擬電極”在下一個置位過程中，間隙區域發生軟擊穿，\(CF\)重新連線兩個電極，這樣的置位/重置迴圈可以重複很多個週期。

3.2 材料與電學特性（Materials and Electrical Characterization）

LRS電流在金屬氧化物RRAM中的傳導通常是絲狀的。導電探針原子力顯微鏡（Conductive atomic force microscopy ，C-AFM）是觀察\(CF\)的有效方法。為了觀察電極下方固有形成的\(CF\)而不是由C-AFM人工操縱，IMEC開發了一種技術，在對器件電極進行正常置位/重置操作後移除電極材料^[51]。為了儘量減少樣品製備過程中\(CF\)的變化，透過在電極層上使用AFM尖端進行重複高壓掃描時施加的剪下力，物理移除電極層。圖3.2展示了IMEC基於\(HfOx\)的RRAM裝置的C-AFM影像，分別處於剛製備好的狀態、移除電極後的LRS和HRS。首先，新制備的RRAM器件沒有任何漏電流，其次，LRS單元展示出一個主要的細絲，觀察到的直徑在30到50奈米之間。這些導電路徑攜帶的電流約為1毫安。導電點內的電導相當均勻。最後，HRS單元中直徑較小（5–10 nm）的細絲殘餘量大大減少，洩漏電流降低至pA範圍。

首次以橫截面方式對碳纖維進行直接觀察是在基於 \(TiOx\) 的RRAM^[52]中進行的，其中奈米級（直徑約10 nm）碳纖維透過高解析度透射電子顯微鏡（high-resolution transmission electron microscopy，HR-TEM）觀察到。在金屬氧化物RRAM器件中，\(CF\)的性質通常被認為是\(Vo\)。眾所周知，\(Vo\)可以作為n型金屬氧化物的有效施主。以\(HfOx\)基RRAM為例，對單斜和非晶\(HfOx\)電子結構的從頭計算方法寫過表明，\(Vo\)可以在禁帶內產生缺陷態^[53]。有序的 \(Vo\) 鏈可以在兩個金屬觸點之間形成傳輸通道。實驗上，基於 \(HfOx\) 的 RRAM 上的 \(HR-TEM\) 測量 ^[54] 結果表明，\(CF\) 的直徑擴充了約 20 nm，具有形態變化和區域性原子無序。氧 K 邊光譜上的電子能量損失光譜 (electron energy loss spectroscopy ，EELS) 揭示了與細絲區域內帶隙中的區域性狀態相關的 \(Vo\) 的存在。 然而，\(CF\) 的成分並不限於 \(Vo\)。 有時，\(CF\) 也可以是金屬的。另一項使用 \(HR-TEM\) 和 \(EELS\) 成分對映的研究 ^[55] 顯示了在基於 \(HfOx\) 的 RRAM 中以金屬 \(Hf\) 為主的 5 nm 至 15 nm 寬導電絲的觀察結果，如圖 3.3 所示。

我們認為 \(CF\) 的性質取決於 \(Vo\) 的密度。如果 \(Vo\) 的密度低，則 \(CF\) 可能會表現出半導體行為，因為電子仍處於帶隙中的局域狀態。如果 \(Vo\) 的密度足夠高，那麼 \(CF\) 可能會表現出金屬行為，因為電子現在處於擴充套件狀態，在帶隙中形成一個子帶。區分 \(CF\) 是金屬還是半導體的一種簡單方法是測量電阻的溫度依賴性。 如果電阻隨著溫度的降低而降低，則 \(CF\) 是金屬的並且可能由金屬沉澱物組成。 相反，如果電阻隨著溫度的降低而增加，則 \(CF\) 是半導體的並且可能由 \(Vo\) 組成。在基於 \(HfOx\) 的 RRAM 上進行低溫測量（低至 4 K）^[56]，正常的 LRS 和 HRS 狀態 (>10 kΩ) 都顯示出半導體行為，而在極低電阻 (❤️ kΩ) 的故障狀態下觀察到金屬行為，表明在故障狀態下產生了過量的 \(Vo\)。

有大量的文獻致力於擬合 I-V 特性來分析 RRAM 器件的電流傳導機制。 大多數文獻報告了 LRS 中的線性或歐姆關係。 但是，HRS 中的傳導特性可以擬合各種模型：Poole-Frenkel 發射（\(log(I/V)\) ~ \(V^{1/2}\)），Schottky發射（\(log(I)\) ~ \(V^{1/2}\)）,空間電荷限制電流 ( space charge limited current ，SCLC) 特性（歐姆區 \(I\)~\(V\) 和Child平方定律區 \(I\)~\(V^2\)）。我們認為與上述已建立模型的簡單 I-V 擬合可能不足以確定金屬氧化物 RRAM 中的傳導機制。總體來說，圖 3.4 顯示了電子從陰極傳輸到陽極的所有可能性 ^[57]：（1）Schottky發射：熱啟用電子越過勢壘注入導帶；（2）Fowler-Nord heim (F-N) 隧穿：電子從陰極隧穿到導帶，通常發生在強電場；（3）直接隧穿：電子從陰極直接隧穿到陽極，通常發生在氧化物足夠薄（❤️ nm）時。 如果氧化物具有大量陷阱（例如 \(Vo\)），則陷阱輔助隧道 (trap-assisted-tunneling ，TAT) 有助於額外的傳導，包括以下步驟：（4）從陰極隧穿到陷阱；（5）從陷阱到導帶的發射，本質上是 Poole-Frenkel 發射； (6) 從陷阱到導帶的類 F-N 隧穿；（7） 陷阱到陷阱跳躍或隧穿，當電子處於局域態時可能是莫特跳躍的形式，或者當電子處於擴充套件態時可能是金屬傳導的形式，這取決於電子波函式的重疊；（8）從陷阱到陽極的隧道效應。任何一個特定的程序是否占主導地位取決於它的轉換率； 電子會在所有可能性中尋找最快的躍遷（或電阻最小的）路徑。因此，各種氧化物 RRAM 器件可能具有不同的主導傳導機制，這取決於介電特性（帶隙或陷阱能級等）、製造工藝條件（退火溫度、退火環境等）以及器件的特性。 氧化物和電極之間的介面（介面勢壘高度）。低偏壓狀態下的 IV 關係主要由給定 \(CF\) 構型的電子傳導過程決定，而在高偏壓狀態下，原子（例如 \(Vo\) 和 \(O^{2-}\)）的運動會改變 \(CF\) 的構型並觸發電阻狀態的切換。

為了進一步表徵缺陷氧化物中的電子陷阱/去陷阱過程，噪聲測量是一種強大的技術。在RRAM 單元上施加一個小的恆定電壓，在時域對其讀出電流進行取樣，然後透過傅立葉分析將其轉換到頻域，以獲得 \(1/f^α\) 譜。一般來說，HRS中的電流相對波動較大。圖 3.5 (a)展示了基於\(HfOx\) 的 RRAM 中不同電阻狀態的頻域歸一化噪聲功率譜密度 (\(Si/I^2\))^[58]。可以看出，電阻狀態越高，歸一化噪聲功率譜密度越大。 還可以看出，對於 LRS，斜率指數 α 接近 1，而對於 HRS，有一個特徵截止頻率 \(f_0\)，高於該頻率，α 從 1 變為 2。通常，電子陷阱/去陷阱過程在 穩態電流的頂部。 然後，陷阱/去陷阱過程中的弛豫時間 \(\tau\)（或截止 \(f_0\)）由從電極到陷阱的過渡時間確定^[59]。距電極不同距離的不同陷阱具有不同的 \(\tau\) 或 \(f_0\)。 每個陷阱給出一個具有特定截止頻率的洛倫茲函式，如圖 3.5 (b) 所示，在 LRS 中，\(CF\) 連線兩個電極，因此電子可以從電極隧穿到電極附近的所有陷阱，具有不同的弛豫時間。直觀地說，在 LRS 中，電子從電極隧穿到附近的陷阱時有多種選擇，所有這些躍遷的貢獻將使 \(1/f^2\) 洛倫茲函式平滑，它們的包絡導致 \(1/f\) 行為。在HRS中，\(CF\) 部分破裂，第一個陷阱和電極之間的最短距離導致最小 \(\tau\)，因此 \(f_0=1/2πτ_{(min)}\) 對應於洛倫齊函式中的截止頻率。因此，截止頻率成為斷裂 \(CF\) 長度的指標。 對於典型的 HRS 範圍 (500 kΩ-50 MΩ)，破裂的 \(CF\) 長度因此估計為 1.5 nm-2 nm。在超大規模 RRAM 器件中，\(CF\) 中的單個陷阱可能主導傳導路徑。在這種情況下，僅顯示 \(1/f^2\) 行為，並且在時域中，可以觀察到隨機電報噪聲 ( random-telegraph-noise ，RTN) ^{[60] [61]}

3.3 使用動力學蒙特卡羅方法進行數值建模（Numerical Modeling using Kinetic Monte-Carlo Method）

為了從理論上研究 RRAM 的內在隨機切換過程，動力學蒙特卡羅方法（Kinetic Monte-Carlo ，KMC) 是一種強大的方法來模擬諸如 \(Vo\) 生成和 \(O^{2-}\) 遷移及其重組等原子過程。 如第 3.1 節所示，對於雙極開關 RRAM，在成型/置位過程中，\(O^{2-}\) 從晶格中拉出併產生 \(Vo\)，\(CF\) 形成連線兩個電極。 然後電流流過\(CF\)。 在復位過程中，\(CF\) 因 \(Vo\) 與 \(O^{2-}\) 的複合而部分破裂，\(O^{2-}\) 從電極/氧化物介面處的氧氣儲層遷移； 因此在電極和殘留\(CF\)之間形成了隧道間隙。 在開發 RRAM 模型時，電子電流傳導通常可以與上述離子過程分離。

基於上述原理的二維數值 KMC 模擬器已經被開發 ^[41:2] 並用於理解 RRAM 器件的變異性、電流過沖和可靠性退化^[62]。下面，我們將介紹一個擴充套件的 3D 數值 KMC 模擬器，它可以模擬開關過程中的 3D 導電絲演化^[63]。圖3.6展示了 3D KMC 模擬器的模擬流程：從氧化層中的 \(Vo\) 和 \(O^{2-}\) 分佈開始，透過求解三維泊松方程計算電場圖。然後使用陷阱（例如\(Vo\)）位置，透過聲子輔助 TAT 過程計算電流。考慮到聲子釋放能量的功率耗散，然後透過求解傅立葉熱傳遞方程來計算 3D 溫度分佈。一旦獲得氧化層中的區域性溫度和電場，將使用 KMC 方法更新 \(Vo\) 和 \(O^{2-}\) 分佈。給定時間步長 t，\(Vo\) 和 \(O^{2-}\) 生成/遷移/複合事件的機率由玻爾茲曼方程計算，在下面的方程中，包含了能壘 (\(E_a\)) 和透過增強場 (\(γa_0 F\)) 在特定溫度 (T) 下的勢壘降低項 。請注意，這裡的電場和溫度都是區域性於$ Vo$ 和 \(O^{2-}\) 的特定位置。

\[P(F,T,t)=\frac{t}{t_0}exp(-\frac{E_a-γa_0 F}{kT}) \tag{0} \]

對於不同的事件，即生成/遷移/重組，障礙可能不同。需要計算氧化層中所有可能事件的每個 \(Vo\) 和 \(O^{2-}\) 的機率，然後透過 KMC 方法使用隨機數進行事件選擇。 \(Vo\) 和 \(O^{2-}\) 分佈更新後，將移動到下一個時間步，直到程式滿足停止條件（即電流達到限制電流，或模擬週期結束）。

圖 3.7 顯示了 \(TiN/Ti/HfOx/TiN\) RRAM 器件的模擬成型過程。最初，電池中存在一些製造缺陷（即 \(Vo\)）。 當在頂部電極上施加形成電壓時，\(Vo\) 和 \(O^{2-}\) 對可能沿著初始缺陷密度較高的晶界產生，然後 \(Vo\) 集中形成 \(CF\)，而 \(O^{2-}\) 向頂部電極遷移。 同時，\(CF\) 區域周圍的溫度可以升高到 200°C 以上。 圖 3.8 將燈絲演變與器件的模擬和實驗 I-V 曲線相關聯。 展示了從成型→復位→置位的完整開關週期。 在復位過程中，\(O^{2-}\) 從介面遷移回來並與 \(Vo\) 重新結合，使 \(CF\) 破裂，形成隧道間隙（虛線區域）。 在隨後的設定週期中，\(CF\) 重新形成，但 \(CF\) 的形狀與前一個週期不同，這解釋了電阻開關的隨機性和開關引數的週期間變異性。 值得指出的是，\(CF\)破裂的位置仍在文獻中爭論不休。 一些工作 ^[63:1] 表明 \(CF\) 在底部電極附近破裂，而其他工作 ^[62:1] 表明 \(CF\) 在頂部電極附近破裂。 需要進一步的直接實驗觀察來闡明這種不確定性。

除了用 KMC 方法模擬離散 \(Vo\) 和 \(O^{2-}\) 的原子過程外，另一種數值方法是考慮 \(Vo\) 或 \(O^{2-}\) 的濃度或密度，並求解電場和濃度下 \(Vo\) 分佈的漂移擴散方程梯度 ^[64][65]。 然後 \(Vo\) 曲線決定了電阻網路的電導率。 這種方法在數值上比 KMC 方法簡單，但它基於“連續”\(Vo\) 曲線的概念，當 \(CF\) 的形成和破裂發生在一或兩奈米的距離內時，這可能會成為問題。

3.4 用於SPICE模擬的精簡化建模（Compact Modeling for SPICE Simulation）

為了便於電路級設計，可以在 SPICE 模擬引擎中執行的精簡化 RRAM 模型非常有用。在幾個現有的 RRAM 精簡化模型 ^{[66][67][68][69]} 使用了 \(CF\) 形成和破裂的簡化物理模型。在這裡，我們展示了一個已使用 IMEC 的基於 \(HfOx\) 的 RRAM 校準的代表性模型，該模型可以在 ^[70] 上公開下載。圖3.9展示了簡化模型中的 RRAM 器件結構。 在該模型中，考慮了一維中的單個主導 \(CF\)。 該模型中使用的主要內部變數是間隙距離 (g)，定義為頂部電極 (TE) 和 CF 尖端之間的平均距離。g 可以透過電子隧道傳導機制確定 RRAM 電阻，其中電阻隨 g 呈指數增加。此外，電阻與外加電壓（V）也存在非線性關係。通常，RRAM 電阻在小V（通常 <0.5 V）時表現出線性相關性，在大 V 時表現出指數相關性，這可以透過超正弦函式建模。 因此，RRAM 模型的 I-V 關係表示為：

\[I = I_0exp(-\frac{g}{g_0})sinh(\frac{v}{v_0}) \tag{1} \]

其中 \(I_0\)、\(g_0\) 和 \(V_0\) 是用於擬合到一組特定的 RRAM I-V 資料的引數。

RRAM 切換本質上是一個動態過程，即使在固定 V 的情況下，電流 I 也會隨著 g 的演變而隨時間變化。 透過在 RRAM 器件上施加正（負）電壓，由於在 \(CF\) 的尖端產生（複合）\(Vo\) 和 \(O^{2-}\)，\(CF\) 將增長（溶解），這可以用以下等式表示：

\[\frac{dg}{dt}=-V_0[exp(-\frac{qE_{ag}}{kT})exp(\frac{γa_0}{L}\frac{qV}{kT})-exp(-\frac{qE_{ar}}{kT})exp(-\frac{γa_0}{L}\frac{qV}{kT})] \tag{2} \]

\[\gamma = \gamma_0-\beta(\frac{g}{g_1})^3 \tag{3} \]

\[g(t+dt)=g(t)+dg \tag{4} \]

其中 \(dg/dt\) 是間隙增長/溶解速度。 g 分別對平均間隙大小 \(g_{min}\) 和 \(g_{max}\) 具有下限和上限。 \(g_{min}\) 表示 \(CF\) 的尖端在置位過程中幾乎與 TE 接觸。在這種情況下，TE 介面層的電阻可能會成為主導因素。 \(g_{max}\) 代表在復位操作期間不能再移除的殘餘 \(CF\)。 在等式 (2) 中，\(dg/dt\) 可以透過 \(Vo\) 生成率和重組率之間的淨差來計算。 \(E_{ag}\)（\(E_{ar}\)）是\(O^{2-}\)在生成（複合）過程中從一個勢阱遷移到另一個勢阱的活化能。 如果 \(E_{ag}\) 不等於 \(E_{ar}\)，即使在零偏壓下導電絲仍會逐漸變化，這是離子自擴散過程的原因。 通常，\(E_{ag}\) 應大於 \(E_{ar}\)，以捕獲主要的資料儲存失效模式（LRS 電阻漂移到 HRS），如 ^[44:1] 中所述。 \(L\) 是氧化物厚度，\(a_0\) 是原子跳躍距離。 \(a_0(qV/L)\) 可以看作是能壘升高/降低到鄰近的氧空位點。 $ γ$ 是與 \(g\) 相關的區域性場增強因子，在等式（3）中計算。 它考慮了器件結構中高 k 電介質的極化率和不均勻的電位分佈 ^[71]。 (3) 的形式是從基於 \(HfOx\) 的 RRAM 器件在脈衝序列測量下的漸進重置過程 ^[72] 的經驗擬合獲得的，該過程在導電絲生長（溶解）上引入正（負）反饋，用於突然置位和典型雙極 RRAM 器件中的逐漸復位行為。 \(v_0\)、\(γ_0\)、\(β\)和\(g_1\)是擬合引數。 T是\(CF\)的區域性溫度，T的演化可以用簡化的熱傳導過程來表示：

\[\frac{dT}{dt}+\frac{T-T_0}{\tau_{th}}=\frac{|V\times I|}{C_{th}} \tag{5} \]

\[T(t+dt)=T(t)+dT \tag{6} \]

在等式 (5) 中，\(T_0\) 是環境溫度，\(τ_{th}\) 和 \(C_{th}\) 分別是有效熱時間常數和熱電容。 上述方程以 Verilog-A 語言實現，以與 SPICE 模擬器相容。 模型引數是從 IMEC 的基於 $TiN/Hf/HfOx/TiN $的 RRAM 器件 ^[42:1][44:2] 校準的。 圖 3.10 (a) 顯示了模擬和實驗的準直流 I-V 曲線，圖 3.10 (b) 顯示了模擬和實驗的高溫保留衰減。 為了模擬單電晶體單電阻 (1T1R) 配置中的脈衝程式設計條件，電晶體使用 PTM 模型 ^[73] 在 130 nm 技術下實現，以匹配 IMEC 測試結構中使用的通道長度 . 脈衝程式設計條件擬合的總結如表 3.1 所示。 串聯電晶體 (VWL) 柵極電壓的差異是由於 PTM 電晶體與經過特殊處理的 IMEC 電晶體的驅動能力不匹配造成的。

第四章（Chapter 4）. 阻變儲存器陣列結構（RRAM Array Architecture）

4.1 1T1R陣列（1T1R Array）

一種常見的 RRAM 陣列架構是單電晶體單電阻 (1T1R) 陣列。在這個設計中，每個 RRAM 單元都與一個單元選擇電晶體串聯，如圖 4.1 所示。選擇電晶體能夠將選定單元與其他未選定單元隔離。字線 (word line，WL) 控制電晶體的柵極，因此調整 WL 電壓可以控制傳送到 RRAM 單元的限制電流。 RRAM 單元的頂部電極連線到位線 (bit line，BL)，而其底部電極連線到電晶體漏極的接觸孔。源極線 (source line，SL) 連線到電晶體的源極。 如果電晶體的柵極寬度/長度 (W/L) 為 1，則 1T1R 陣列的典型單元面積為 12 \(F^2\)（\(F\) 是光刻特徵尺寸）。如果應用了共享 BL 和 SL 的激進的無邊界 DRAM設計規則，最小單元面積可以減少到 6 \(F^2\) 。 當最小尺寸的電晶體無法提供足夠的程式設計電流時，如果電晶體的 W/L 大於 1，則單元面積將增加。 由於單元面積相對較大，但單元之間的隔離性很好，可以最大限度地減少串擾問題，因此對於不追求密度，但優先考慮效能和可靠性的嵌入式應用，1T1R陣列是首選。

ITIR報告了一個基於 4 Mb 1T1R \(HfOx\) 的 RRAM 原型晶片 ^[35:2]，如圖 4.2 所示。 製造是在 180 nm CMOS 工藝中完成的。 已經展示了具有 7.2 ns 讀/寫隨機訪問的單級單元 (single-level-cell，SLC) 操作，並演示了具有 160 ns 寫入驗證方案的多級單元 (multi-level-cell，MLC) 2 位/單元操作。

圖 4.3 顯示了 1T1R 陣列的典型寫入/讀取方案。 對於置位操作，WL電壓被施加以開啟被選擇單元的電晶體，並且寫入電壓被施加到被選擇單元的BL同時SL被接地； 對於復位操作，WL 電壓被施加以開啟選定單元的選擇電晶體，寫入電壓被施加到選定單元的 SL，而 BL 接地以反轉電流，因為典型的 RRAM 操作需要雙極開關 . 對於未選中的行和列，WL、BL 和 SL 都接地。 為了從1T1R陣列中讀出資料，WL電壓被施加以導通被選擇單元的選擇電晶體，讀取電壓被施加到BL同時SL接地。 因此感測放大器可以透過帶有參考的BL測量到HRS和LRS的讀出電流的差異。 由於未選中單元的電晶體處於關閉狀態，因此 1T1R 陣列中不存在串擾或干擾問題，並且每個單元都可以獨立隨機訪問。 透過啟用多個列，可以將多個位並行寫入（或讀取）到（或從）同一行中。

傳統設計可能使用不同的WL電壓進行置位和復位，通常復位WL電壓大於置位WL電壓，因為部分復位WL電壓在RRAM單元上下降； 因此需要更大的 WL 電壓來開啟電晶體。 由於不同的 WL 電壓，設定和復位操作不能在同一選定行上同時執行。因此，如果將一串多個位寫入 1T1R 陣列，則需要兩步寫入過程：首先設定“1”位，然後重置“0”位。 為了加快多個位的並行寫入操作，可以透過設計適當的電壓設定來使用相同的置位和復位 WL ^[74]。

如果 RRAM 的程式設計電流或程式設計電壓無法與尺寸一致縮放，則 1T1R 陣列可能難以在高工藝節點下實現的挑戰。 儘管 RRAM 單元本身具有出色的可擴充套件性，如第 2.1 節所述，可擴充套件到 10 nm 以下，但由於導電絲傳導機制，RRAM 的程式設計電流通常不會隨器件面積而擴充套件。 圖 4.4 顯示了矽 CMOS 低功耗邏輯電晶體的驅動電流，使用 PTM 模型 ^[73:1] 模擬的不同 W/L ，工藝尺寸從 130 nm 到 10 nm。 如果 RRAM 的程式設計電流保持今天的代表值 ~50 µA，則小於 65 nm 的工藝節點需要 W/L=2，小於 22 nm 的工藝節點需要 W/L=3。 如果 RRAM 的程式設計電流保現在的最佳化值 ~20 µA，則小於 32 nm的工藝節點仍需要 W/L 大=2。 雖然可以提高電晶體的柵極電壓以增加驅動電流，但大的柵極電壓不可避免地會帶來柵極介電可靠性問題。 此外，如果 RRAM 的程式設計電壓在脈衝模式下保持今天的典型值 ~2 V，那麼電晶體的體漏的反向 p-n 結也可能面臨大的反向漏電流和擊穿問題。 因此，透過器件工程將 RRAM 的程式設計電流降至 10 µA 以下，將程式設計電壓降至 1 V 以下，對於 1T1R 陣列的微縮非常重要。

4.2 交叉點陣列（Cross-point Array）

一種常見的 RRAM 陣列架構是交叉點（或交叉開關）陣列，它由相互垂直的行和列組成，RRAM 單元夾在中間，如圖 4.5 所示。 交叉點陣列支援4\(F^2\)單元面積，因此可以實現比1T1R陣列更高的整合密度。 對於獨立和大容量的NVM，交叉點陣列更具吸引力。 交叉點陣列的可微縮性不像 1T1R 陣列那樣，受單元選擇電晶體的驅動能力的限制。 程式設計電流由交叉點陣列邊緣的驅動電晶體提供，其 W/L 可以在先進工藝節點處的增加，帶來的面積開銷是可接受的。 除了未選定單元的潛行路徑電流之外，驅動電晶體還應為選定單元的程式設計電流提供足夠的電流。 通常在每個交叉點處與 RRAM 單元串聯一個選擇器器件，透過消除未選擇單元的潛行路徑電流來實現大規模的交叉點陣列，4.3節詳細討論了潛行路徑問題和選擇器件設計。在以下兩個原型晶片演示中，使用了選擇器。

Panasonic 已經報導了一個 8 Mb 交叉點基於 \(TaOx\) 的 RRAM 原型晶片 ^[36:1]，如圖 4.6 所示。 製造是在 180 nm CMOS 工藝中完成的。 具有 443 MB/s 寫入吞吐量（每 17.2 ns 週期 64 位並行寫入）和 25 ns 讀取訪問。Sandisk/Toshiba 報告了一個 32 Gb 交叉點基於 \(MeOx6\) （注6）的 RRAM 原型晶片 ^[37:1]，如圖 4.7 所示。 Panasonic 和 Sandisk/Toshiba 的設計都採用了 2 層堆疊交叉點陣列架構，透過共享 BL 來提高整合密度，如圖 4.8（a）所示。 圖 4.8 (b) 顯示了 Sandisk/Toshiba 原型晶片的橫截面 TEM 影像。 透過 BEOL 光刻可以看出 RRAM 單元尺寸非常小（24 nm），但其交叉點陣列下方的外圍電路仍使用較舊的技術節點（可能為 130 nm 或 180 nm）。 因此，在這種設計中，一個子陣列只能有一個感測放大器，並且需要一種外部感測方案，該方案可以從其他子陣列中借用感測放大器。 因此，讀取延遲被限制為 40 µs。 使用 NVSim 模擬器 ^[75] 進行的陣列宏建模工作表明，透過將外圍電路工藝節點與 RRAM 單元一起縮放，預計 10 nm 節點處的 2 層交叉點陣列將實現超高密度 ~3.43 Gb/mm2，並且可以實現快速寫入頻寬 ~ 300 MB/s 和讀取頻寬 ~1 GB/s ^[76]。 作為參考，平面 64 Gb NAND FLASH 晶片採用 1x nm 節點（注7）的 MLC，密度約為 0.585 Gb/mm2，寫入頻寬約為 33 MB/s ^[77]。

注6：Sandisk/Toshiba 未公開金屬氧化物材料，因此此處使用 MeOx。

注7：在平面 NAND FLASH 開發中，1x nm 節點通常約為 18 或 19 nm，1y nm 節點通常約為 15 或 16 nm。 這個定義因公司而異。

注8：Sandisk/Toshiba 未公開金屬氧化物材料，因此此處使用 MeOx。

交叉點陣列的寫/讀方案討論如下。 由於沒有單元選擇電晶體，交叉點陣列中的單元之間存在串擾或干擾。 為了成功地對 RRAM 單元進行程式設計，可以應用兩種典型的寫入方案（V/2 方案和 V/3 方案）。 圖 4.9 (a) 顯示了 V/2 方案的電壓偏置條件。 在 V/2 方案中，對於置位操作，所選單元的 WL 和 BL 分別偏置在寫入電壓 \(V_W\) 和地。 對於復位操作，WL 和 BL 上的偏置條件是相反的，用於雙極開關。 在置位和復位操作中，所有未選擇的 WL 和 BL 都偏置在 \(V_W/2\)。因此，只有選定單元看到完整的 \(V_W\)，而沿選定 WL 或 BL 的半選定單元看到一半 \(V_W\)，而陣列中所有其他未選擇的單元看到零電壓（實際上，由於互連線上的IR 壓降，電壓並非完全為零）。 這裡假設 \(V_W/2\) 對 RRAM 的電阻沒有干擾。 圖 4.9 (b) 顯示了 V/3 方案的電壓偏置條件。 在 V/3 方案中，對於置位操作，所選單元的 WL 和 BL 分別偏置在寫入電壓 \(V_W\) 和地。 對於復位操作，WL 和 BL 上的偏置條件是相反的，用於雙極開關。 對於設定操作，未選擇的 WL 和 BL 分別偏置為 1/3 \(V_W\) 和 2/3 \(V_W\)。 未選擇的 WL 和 BL 分別偏置為 2/3 \(V_W\) 和 1/3 \(V_W\) 用於復位操作。 這樣，選中的單元格看到的是 \(V_W\)，而陣列中所有其他未選中的單元格只能看到 1/3 \(V_W\)。 這裡的假設放寬到 1/3 \(V_W\) 不干擾 RRAM 的電阻。

這兩種寫方案的優缺點可以總結如下：V/2方案通常比V/3方案具有更少的功率或能耗。 這是因為在 V/2 方案中未選中的單元（不沿著選中的 WL 和 BL）理想情況下看到零電壓，而 V/3 方案中的所有未選中單元看到 1/3 \(V_W\)，因此在寫入期間消耗靜態功率。 另一方面，V/3 方案比 V/2 方案具有更好的寫干擾抗擾度，因為未選中單元看到的最大電壓在 V/3 方案中是 1/3 \(V_W\)，而在 V/2 方案中看到的是 1/2 \(V_W\)。 透過在置位（或復位）操作中將多個 BL（或 WL）偏置為接地，可以使用 V/2 或 V/3 方案在交叉點陣列中進行多位並行寫入。 然而，與透過 BL 或 SL 為 1T1R 陣列中的多個列獨立傳遞的程式設計電流不同，程式設計電流透過相同的 WL 為交叉點陣列中的多個列共享。 這對陣列邊緣的驅動電晶體的 W/L 提出了挑戰。 一個驅動電晶體（通常是 CMOS 反相器或反相器鏈）需要為多個選定單元提供程式設計電流，併為同一行中的其他半選定單元提供洩漏電流。 在實際設計中，驅動器的允許面積或驅動能力可能會限制可並行寫入的單元數。

圖 4.10 展示了交叉點陣列的讀取方案。 所有列都偏置在讀取電壓 \(V_R\)，而選定的行偏置在地，未選定的行偏置在 \(V_R\)。 因此，只有選定行的單元看到讀取電壓，而所有其他未選擇的單元看到零電壓（實際上，由於互連線上的 IR 壓降，電壓並非完全為零）。 如果每一列可以有一個讀出放大器，則可以並行讀出整個選定的行。 在實際設計中，讀出放大器的面積很大，因此多列必須共用一個讀出放大器。

4.3 選擇器件（Selector Device）

交叉點陣列面臨兩個眾所周知的設計挑戰：(1) 互連線上的 IR 壓降問題和 (2) 透過未選定單元的潛行路徑問題，如圖 4.11 所示。當 WL 和 BL 線寬減小到低於 50 nm 的區域時，IR 壓降問題變得很重要，其中互連電阻率由於電子錶面散射而急劇增加。例如，在 20 nm 節點，兩個相鄰單元之間的銅互連電阻為 2.93 Ω； 因此，對於大型陣列（例如，1024 × 1024 陣列），沿導線的 IR 壓降不再可以忽略不計，因為距離驅動器最遠的單元會看到約 3 kΩ 的互連電阻。 如果 RRAM 單元的 LRS 電阻與此互連電阻相當（通常為數十 kΩ），則一部分寫入電壓將下降到導線上，而不是 RRAM 單元上。 為保證寫入操作成功，驅動電晶體提供的寫入電壓必須高於 RRAM 單元的實際開關電壓，以補償 IR 壓降。 但是，寫入電壓不能提高太多，因為 1/2 \(V_W\)（在 V/2 方案中）不應干擾靠近驅動電晶體的單元的 RRAM 電阻。 潛行路徑問題與 IR 壓降問題有關。 以V/2方案為例，沿選定WL和BL的半選定單元在寫入操作期間傳導洩漏電流並形成潛行路徑。 潛行路徑對 IR 壓降產生了影響，並進一步降低了寫入裕度。 潛行路徑問題還會降低讀取操作期間的讀取餘量：如果要讀取的單元為 HRS ，而周圍未選擇單元為LRS，則潛在路徑電流可以流過LRS的周圍單元並流到讀出路徑，因此讀出高於實際 HRS 電流的電流，這降低了 HRS 和 LRS 之間的測量裕度。當行或列浮動時，潛行路徑會加劇讀取裕度的劣化，因此最好固定 WL 和 BL 電壓，如圖 4.10 中上述讀取方案所示。 如果沒有互連電阻，則在上述圖 4.10 中的讀取方案中的讀取操作中實際上不存在潛行路徑。 然而，實際上，由於互連電阻使未選定單元上的電壓不為零，因此潛行路徑是不可避免的。 關於交叉點陣列架構的 IR 壓降問題和潛行路徑問題的進一步討論可以參考 ^[78][79][80]。 這些工作的結論表明，增加 LRS 電阻（或等效地減少寫入電流）和增加 RRAM 單元的 IV 非線性（在選擇器的幫助下）有助於最小化 IR 壓降和潛行路徑，從而增大讀/寫裕度。 如果 LRS 電阻遠大於互連電阻，則大部分寫入電壓會在 RRAM 單元上下降。 然而，寫入裕量和讀取裕量之間存在折衷。 較大的 LRS 電阻也表示較小的讀出電流，導致需要較長的讀取時間。 作為參考，最先進的電流模式檢測放大器可以在 26 ns ^[81] 內檢測低於 100 nA 的讀出電流。 因此，LRS 電阻的上限受讀出電流電平的限制。

為了進一步抑制潛行路徑，需要將具有強 I-V 非線性的選擇器新增到 RRAM 單元 ^[82]。 選擇器可以是用於單極開關 RRAM 的二極體，作為單二極體和單電阻器 ( one-diode and one-resistor，1D1R) 架構，也可以是用於雙極開關 RRAM 的雙向選擇器（在兩個極性中具有強非線性 IV 特性）作為單選擇器和單電阻（1S1R）架構。 選擇器器件有效地抑制了單極開關 RRAM 的反向偏壓或雙極 RRAM 的低偏壓（例如，V/2 方案的 \(V_W\)/2）的洩漏電流，從而防止了相鄰單元之間的干擾。 我們現在將調研文獻中報告的兩端選擇器件。

對於單極開關，p-n 二極體是電池選擇器最常用的器件。 儘管使用當前用於平面器件結構的外延矽技術很容易製造高效能 pn 二極體，但在工藝後端 (BEOL) 在 RRAM 陣列上實現外延矽基 pn 二極體是不可行的，因為在金屬層上生長外延矽比較困難，需要較高的加工溫度。 另一方面，非晶矽允許較低的加工溫度，但它不滿足RRAM程式設計對電流密度的要求。 因此，需要為單元選擇器探索新的器件結構，既要允許低處理溫度，又要提供高電流驅動能力。 與矽 p-n 二極體相比，氧化物 p-n 二極體更具吸引力，因為它在加工技術上提供了更好的靈活性，並且即使在室溫下也可以在 BEOL 加工過程中製造。 如果氧化物材料缺少氧元素且有足夠量的氧空位，則為n型； 而如果氧化物材料是缺金屬且具有足夠數量的金屬空位，則它是p型的。 因此，p 型氧化物和 n 型氧化物的組合基本上形成了 p-n 二極體。幾種氧化物 pn 二極體 ^[83]，如 \(p-NiO/n-TiO2\)、\(p-NiO/n-ZnO\)、\(p-NiO/n-InZnO\)、\(p-CuO/n-InZnO\)，已被證明並與 \(Pt/NiO/Pt\) RRAM串聯，其中\(p-CuO/n-InZnO\)被認為是電流驅動能力最好的候選。 除了 p-n 氧化物二極體外，透過氧化物/電極介面工程，還可以實現對 I-V 進行整流以實現單極開關。 例如，肖特基二極體 \(Pt/TiO2/Ti/Pt\) 堆疊已與 \(Pt/TiO2/Pt\) 單極 RRAM 整合 ^[84]。

對於雙極開關，需要雙向非線性。 可以利用具有隧道電流機制的氧化物/電極介面工程或氧化物/氧化物帶隙工程，因為隧道電流通常隨著施加的電壓呈指數增加。 例如，\(Ni/TiO_2/Ni\) 雙向選擇器已與 \(Ni/HfOx/Pt\) 雙極 RRAM 整合 [86]，\(Pt/TaOx/TiO2/TaOx/Pt\) 雙向選擇器已與 \(Cu/HfOx/Pt\) 整合雙極 RRAM ^[85]。 此外，如 IBM 的系列工作 ^[86][87][88] 所示，含銅混合離子電子傳導 (MIEC) 材料中的銅離子運動也顯示出雙極開關 RRAM 的良好雙向非線性。 上述選擇器依靠 I-V 曲線中的指數斜率來開啟選擇器，同時電流增加幾個數量級。 理想情況下，首選具有最小轉換電壓的突然開啟行為，這被稱為閾值切換。 這可以在 \(VO_2\)、\(NbO_2\) 等金屬絕緣體過渡 (MIT) 材料中實現。 與 RRAM 器件不同，閾值開關行為不是雙穩態的，並且可以在兩個電壓極性下發生。 閾值選擇器器件將在閾值電壓以上開啟，並將在保持電壓以下關閉。 例如，\(Pt/VO2/Pt\) 選擇器已與 \(NiO\) 單極 RRAM ^[89] 和 \(ZrOx/HfOx\) 雙極 RRAM ^[90] 整合。 然而，\(VO_2\) 的轉變溫度約為 67°C，超過該溫度閾值切換行為就會消失 ^[91]，這對於實際應用來說是一個主要缺點。 或者，\(NbO_2\) 的轉變溫度約為 800°C，因此由於其熱穩定性而更具吸引力。 \(TiN/NbO2/W\) 選擇器已與 \(TaOx\) 雙極 RRAM ^[92] 整合。基於 MIT 的閾值選擇器的缺點是開/關整流比相對較小。 最近，一種名為場輔助超線性閾值 (Field Assisted Superlinear Threshold，FAST)選擇器（注9）的新型閾值選擇器被報導 ^[93]，它展現出出色的開/關整流比 (>\(10^7\))、小開啟斜率 (<5 mV/dec) 和高電流驅動能力 (>5 MA/cm2)，並且據稱閾值電壓可在 ~0.3 V 至 ~1.3 V 範圍內調節，以匹配各種 RRAM 特性。 圖 4.12 (a) 和 (b) 分別顯示了 RRAM 單元和 FAST 選擇器的 I-V 特性，圖 4.12 (c) 顯示了帶有 RRAM 單元 (1S1R) 的堆疊式 FAST 選擇器的 I-V 特性。 可以看出，如果 1S1R 單元的寫入電壓設計為 2 V，則 \(V_W\)/2=1 V 將關閉選擇器並實質上抑制潛行路徑。 讀出電壓可設計為1.5V，使讀出電流的開/關比>100×。

注9：開發商 Crossbar, Inc. 未披露 FAST 選擇器的材料

4.4 外圍電路設計（Peripheral Circuits Design）

典型的 RRAM 子陣列（或塊）除了 RRAM 陣列核心外，還具有以下外圍電路：行解碼器和 WL 驅動器、BL 多路複用器、讀出放大器、讀出放大器多路複用器以及輸出或寫入驅動器，如圖 4.13 （a）所示 。 有兩種方法可以在 CMOS 電路上整合 RRAM 單元。 第一種方法是按照前端 (FEOL) 工藝製造 RRAM 單元（接近於低階互連的電晶體制造）。 例如，RRAM 單元可以沉積在漏極和金屬 1 之間的接觸孔處，這種方法通常用於 1T1R 陣列架構中。 第二種方法是在頂層互連（與電晶體制造分離）處透過後端 (BEOL) 工藝製造 RRAM 單元。 例如，RRAM 單元可以沉積在金屬 4 和金屬 5 之間的接觸孔處，這種方法通常用於交叉點陣列架構中。 BEOL 整合的優點之一是外圍電路可以隱藏在交叉點陣列下方以節省面積，如 Panasonic 的 8 Mb 原型晶片 ^[36:2] 所示，如圖 4.13 (b) 所示。

除了 RRAM 技術的良率和變異性問題外，外圍電路設計及其與 RRAM 整合的另一個挑戰是 RRAM 的程式設計電壓和電晶體的電源電壓 (\(V_{DD}\)) 不相容。 當 RRAM 單元嵌入到邏輯過程中時，這個問題會更加嚴重，當如今 45 nm 以下電晶體的 VDD 降至低於 1 V 時，大多數 RRAM 器件仍將程式設計電壓在脈衝模式下保持在 1~3 V 範圍。 將 RRAM 程式設計電壓進一步降低到接近 I/O 裝置或核心裝置的標稱 \(V_{DD}\) 是必要的。

外圍電路的關鍵元件之一是用於讀出 RRAM 儲存器狀態的讀出放大器 (S/A)。 在這裡，我們根據 ^[94] 中的討論簡要介紹感測放大器的設計。 感測放大器一般可分為兩種型別：電壓模式感測和電流模式感測。 圖 4.14 顯示了電壓模式感應方案和相應波形的示意圖。 電壓模式感測的操作分為三個階段：BL 預充電、BL 電壓發展和電壓比較。 在 BL 預充電階段，預充電電晶體導通以將 BL 電壓從 0 V 增加到預充電電壓。 在BL發展階段，BL電壓傾向於以不同的斜率衰減，對應於所選RRAM單元的不同儲存狀態。 當讀取HRS單元時，讀取電流較小，因此BL電壓維持在預充電電壓附近。 當讀取 LRS 單元時，較大的讀出電流會導致 BL 電壓放電更快，從而產生比 HRS 單元更大的 BL 電壓擺幅。 在電壓比較階段，一旦 BL 電壓擺幅以足夠的檢測裕量形成，S/A_EN 將啟用電壓模式檢測放大器 (VSA)（例如，具有鎖存負載的差分放大器），它比較 BL 電壓與參考電壓並在 DOUT 處生成數字輸出。

圖 4.15 顯示了電流模式檢測方案和相應波形的示意圖。 在電壓模式感測中，BL電壓隨時間衰減； 然而，在電流模式檢測方案中，BL 電壓保持恆定值（BL 鉗位電壓）。電流模式檢測的操作同樣分為三個階段：BL 預充電、電流發展和電流比較。 在 BL 預充電階段，預充電電晶體導通以將 BL 電壓從 0 V 增加到 BL 鉗位電壓。 在單元電流發展階段，在對應於所選RRAM單元中不同儲存狀態的恆定BL鉗位電壓下，單元讀出電流是不同的。 LRS單元的讀出電流大於HRS單元的讀出電流。 最後，在電流比較階段，電流模式檢測放大器 (CSA) 使用參考電流比較選定單元的讀出電流，並在 DOUT 處生成數字輸出。

在實際設計中，電壓模式感測和電流模式感測之間的選擇取決於陣列大小和 RRAM 單元特性。 圖 4.16 顯示了具有不同 BL 長度的電壓模式感應和電流模式感應的感應速度比較。 對於具有較長 BL 長度或較高 LRS 電阻的陣列，電流感應可提供更快的訪問。 當 BL 長度較短或 LRS 電阻較小時，首選電壓感應。

4.5 三維整合（3D Integration）

RRAM 的主要目標是取代 NAND FLASH 技術用於獨立的大容量儲存，因為 NAND FLASH 面臨難以微縮到 10 奈米一下技術節點的限制。 最先進的 2D NAND FLASH 已在 2015 年縮小到約 15 nm，而 3D 可堆疊 NAND FLASH 正在興起 ^[95][96] 且 24 層至 32 層 128 Gb 3D NAND FLASH 晶片 MLC 已被打樣 ^[97][98] 且基於 3D NAND FLASH 的固態驅動器 (SSD) 已商業化。 儘管在單器件層面，RRAM 在很多方面都優於 NAND FLASH，例如更快的程式設計速度、更小的程式設計電壓、更好的可靠性等，但 RRAM 與 NAND FLASH 競爭的關鍵挑戰在於整合密度，或者更重要的是， 每位元的成本。 為了實現與 3D NAND FLASH 相似的器件密度，需要一條通向 3D 可堆疊 RRAM 的技術路徑。

RRAM 技術有兩種 3D 整合方法 ^[99]：一種是基於圖 4.17 (a) 所示的傳統水平 RRAM 陣列逐層堆疊，另一種是夾在柱狀電極和多層之間的垂直 RRAM 平面電極，如圖 4.17 (b) 所示。 圖 4.17 (c) 顯示了垂直 RRAM 的橫截面示意圖，透過切割一個柱狀電極：RRAM 單元形成在柱狀電極的側壁並與平面電極接觸（以紅色虛線圓圈突出顯示），並且 每個金屬層有一個單元。 使用堆疊水平RRAM的第一種方法的製造成本相對較高，因為光刻步驟的數量隨著層數的增加而增加，因此製造成本仍然很高，因為光刻步驟很昂貴。 第二種使用垂直 RRAM 的方法只需要一個關鍵的光刻步驟來在順序沉積多層平面電極後定義柱電極，使其成為降低製造成本的更有希望的方法。 然而，這兩種 3D 陣列架構的每位元成本分析並不是那麼直觀。 雖然垂直RRAM節省了製造成本，但它的最小 F 沒有水平RRAM那麼小，因此它的整合密度較低。 這是因為柱狀電極的直徑受到以下因素的限制。 首先，柱狀電極的縱橫比受限於金屬/介電多層的刻蝕工藝能力，從而限制了疊層的數量。 其次，柱狀電極電阻將在奈米尺度上急劇增加。 作為粗略估計，考慮到柱直徑（~20 nm）加上兩倍的 RRAM 氧化物厚度（~5 nm），垂直 RRAM 可以縮放到 F=30 nm。 如果水平 RRAM 在選擇器的幫助下可以縮放到 F=10 nm，那麼 1 層水平 RRAM 與 9 層垂直 RRAM 具有相同的整合密度。 需要進一步詳細分析來評估這兩種 3D 整合方法的優缺點。

使用\(TaOx\) ^[100] 和 \(HfOx\) ^[101] 已經制造了一種用於概念驗證的兩層 3D 垂直 RRAM。 圖 4.18 展示了製造的基於 \(HfOx\) 的垂直 RRAM ^[101:1]。 圖 4.18 (a) 中的 TEM 影像顯示，\(HfOx\) 開關層形成在 \(TiN\) 柱狀電極和 \(Pt\) 平面電極之間的側壁上。 圖 4.18 (b) 顯示了兩層垂直 RRAM 原型（頂部單元和底部單元）與單層控制樣本之間一致的雙極開關特性。 對 3D 垂直 RRAM 單元效能進行了統計表徵，並在圖 4.18 (c) 中進行了總結。 這些實驗表明，3D 垂直 RRAM 在單個位級別的效能顯示出作為 3D NAND FLASH 替代品的巨大希望。

儘管 3D 垂直 RRAM 在單器件層面的功能演示取得了成功，但 3D 垂直 RRAM 是否可以放大到大陣列並堆疊多層仍不確定。 在陣列層面存在一些技術挑戰：首先，3D 交叉點陣列的大小仍然受到 IR 壓降和潛行路徑的限制，如 4.3 節中討論的 2D 交叉點陣列的情況。 3D交叉點陣列可能比2D交叉點陣列具有更多的潛行路徑，因此可能會加劇潛行路徑問題。為了抑制漏電流，可以使用與RRAM單元串聯的選擇器器件。然而，外部選擇器對於 3D 垂直 RRAM 來說是不受歡迎的，選擇器的厚度會橫向增加單元的厚度，因此它不可避免地會在側壁處增加單元的橫向尺寸。 因此，開發具有內建 I-V 非線性的 RRAM 器件具有極大的吸引力。 其次，3D 垂直 RRAM 的電極或互連材料是一個問題。如 \(HfOx\) 垂直 RRAM ^[101:2] 的概念驗證工作所示，由於 \(Pt\) 很難蝕刻且 \(Pt\) 與 CMOS 工藝不相容，因此垂直柱不是完全垂直的。 儘管 \(TiN\) 是 RRAM 器件的一種非常常見的電極材料，但由於 \(TiN\) 的電阻率明顯低於普通金屬的電阻率，因此 \(TiN\) 柱可能會在互連上引入顯著的 IR 壓降。 因此，\(TiN\) 或 \(Pt\) 以外的替代電極材料值得探索。 第三，柱狀電極底部的電晶體的驅動能力可能會限制可堆疊的層數（N）。 要實現4\(F^2/N\)的超高密度，電晶體必須是垂直柵環電晶體，除了沿柱子的潛行電流外，還需要提供足夠的程式設計電流。 作為參考，最先進的垂直矽電晶體只能在 25 nm 直徑下提供約 50 µA ^[102]。 進一步降低 RRAM 的程式設計電流並抑制潛行路徑電流是必要的。

為了理解限制 3D 垂直 RRAM 交叉點架構大規模整合的關鍵引數，已經進行了陣列宏建模來評估寫入/讀取裕度 ^[103]。 如圖 4.19（a）所示，在 SPICE 模擬器中建立一個 8 個 RRAM 單元的子電路模組，將子電路模組複製到 3D 空間，以模擬完整的 3D 交叉點陣列。 考慮了三種電阻：RRAM 單元電阻、柱電阻和平面電阻。 為了更準確地模擬平面電阻，增加了一個虛擬節點。 使用這種方法，可以根據陣列幾何尺寸、裝置引數和陣列大小來探索陣列設計指標（例如寫入/讀取裕量）。 圖 4.19 (b) 和 (c) 顯示了 16 層垂直 RRAM 陣列在不同導通狀態電阻 (\(R_{on}\)) 下的寫入訪問電壓和讀取感應裕度與陣列平面尺寸的關係。 可以看出，將 \(R_{on}\) 增加到 500 kΩ 以上是增加寫入訪問電壓的有效方法，同時保持讀取檢測裕度高於標準（最先進的電流模式感測放大器約為 100 nA ^[81:1]）。 可以看出，在寫入訪問電壓和讀取感測裕量之間存在基本的權衡，這限制了 \(R_{on}\) 的上限。 透過仔細設計 RRAM 裝置引數和寫入/讀取的電壓設定，3D 垂直 RRAM 有可能實現 1 Mb 子陣列（或塊）大小。

第五章（Chapter 5）. 阻變儲存器的應用前景（Outlook for RRAM’s Applications）

雖然 RRAM 有潛力成為獨立的大容量 NVM 技術來替代 NOR FLASH 或 NAND FLASH，但它也可能適用於嵌入式應用。 這是因為它提供了嵌入式 FLASH 所不具備的低程式設計電壓，而且它還提供了 DRAM 所不具備的非易失性，但卻具有與 DRAM 相媲美的速度。從這個意義上說，RRAM 在記憶體層次結構中用作 DRAM 和 FLASH 之間的儲存類記憶體 ^[7:1] 是有吸引力的。 對於儲存類儲存器應用，進一步提高迴圈耐久性和降低程式設計電壓以及與 CMOS 邏輯工藝相容比提高其他屬性具有更高的優先順序。 迴圈耐久性的要求可以估算如下：如果應用目標是將 RRAM 靠近基於 DRAM 的主儲存器，則 I/O 傳輸速率通常為 1.6 Gb/s。 假設所有傳輸事件都是寫事件，對於 10 年的壽命（~\(3×10^8\) s），單個單元的壽命應該是 \(4.8×10^{17}\) 個週期，這對於 RRAM 來說似乎是不可能實現的。 然而，使用架構磨損均衡技術^[104]，寫入事件可以均勻地分佈到不同的子陣列或塊。 假設對於具有 10% 磨損均衡效率的 1 Gb RRAM 陣列宏，每個單元的耐久性降低到 \(4.8×10^9\)，這對於許多 RRAM 裝置來說似乎是合理的。 如果應用目標是將 RRAM 放置在靠近 NAND FLASH 的位置，那麼迴圈耐久性的要求就會大大降低。

除了商業 NVM 應用外，RRAM 對於航空電子或其他惡劣輻射環境的抗輻射 NVM 也很有吸引力。 許多實驗表明，RRAM 對總電離劑量效應等輻射效應具有魯棒性 ^{[105][106][107]}，而在 RRAM 中觀察到的單粒子翻轉效應歸因於相鄰電晶體漏極處產生的光電流到體 pn 結 ^[106:1][108]，這可以透過使用絕緣體上矽 (SOI) 電晶體來消除。

除了 NVM 應用之外，RRAM 的新應用也在不斷湧現。 首先，已經提出使用 RRAM 作為可重構開關。 基於 RRAM 的現場可程式設計門陣列 ( field programmable gate array，FPGA) 被設計 ^[109] 和製造 ^[110]。 其次，已經報導了使用 RRAM 作為三元內容可定址儲存器 ( ternary content-addressable-memory，TCAM) 來快速搜尋大資料 ^[111]。 第三，還提出了使用 RRAM 作為硬體安全原語的物理不可克隆功能 ( physical unclonable function，PUF) ^[112][113]，它利用了 RRAM 切換過程中的內在變化。另一個新興應用是使用 RRAM 作為神經啟發計算的硬體實現的突觸裝置 ^[114]。 由於 RRAM 的多級能力，它在神經網路中提供模擬可塑性突觸功能的模擬儲存器，並且交叉點架構可以有效地實現學習演算法中的加權和和權重更新過程 ^[115]。

儘管 RRAM 的早期願景是爭取具有多級操作和 3D 整合能力的 4 \(F^2\) 交叉點架構，但鑑於 RRAM 的許多不同的潛在應用，這些目標是否繼續具有普遍意義尚不完全清楚。透過利用 RRAM，有巨大的機會可以完全重新思考計算機系統的設計，從而在速度和/或功耗方面獲得數量級的改進。RRAM 獨特的物理特性也可能為系統增加新的功能和特性。 未來計算正規化的革命將徹底改變人們如何從技術進步中獲取利益。

作者簡介（Author Biography）

Shimeng Yu 2009年畢業於北京大學微電子學專業，獲得學士學位。 分別於 2011 年和 2013 年獲得史丹佛大學電氣工程碩士學位和博士學位 。 他於 2011 年在比利時 IMEC 和 2012 年在 IBM TJ Watson 研究中心進行暑期實習。他目前是美國亞利桑那州坦佩市亞利桑那州立大學電氣工程和計算機工程系的助理教授。
他的研究興趣是新興的奈米器件和電路，重點是阻變儲存器，以及新的計算正規化，重點是神經啟發計算。 截至2015年，發表期刊論文40餘篇，會議論文80餘篇，被引用2500次，H-index 25。
2009-2012 年獲得史丹佛大學研究生獎學金，2010 年獲得 IEEE 電子裝置協會碩士生獎學金，IEEE 電子裝置協會博士。
2012 年學生獎學金，2015 年 DoD DTRA 青年研究員獎，2016 年 NSF CAREER 獎。自 2014 年以來，他一直在 IEEE 電路和系統學會奈米電子學和千兆級系統技術委員會任職。

參考文獻（Bibliography）

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