從ISSCC 2020看Chiplet的研究現狀

半導體行業觀察發表於2020-02-28
日前，ISSCC 2020已落下帷幕。有“積體電路奧林匹克”之稱的ISSCC一直是積體電路新技術的風向標，每年的ISSCC都會有一系列的積體電路新技術和新設計方法被報導出來。此次ISSCC 2020中有一個非常鮮明的特徵，就是多篇論文都在討論Chiplet這一技術。

Chiplet是近兩年被熱炒的一種技術，我們也在此前多次報導過這一技術。其本質是把多個“小晶片”通過先進的封裝技術封裝到一起來組成了系統級的晶片。因此Chiplet有兩項關鍵問題需要解決。一個是如何將各個“小晶片”連線起來，這就是先進的封裝技術。另一個則是如何去劃分、定義這些“小晶片”的功能、介面、互聯協議等，這部分屬於是架構設計的範疇。這兩部分的研究需要相互配合才能構造出優秀的基於Chiplet的系統級晶片。在ISSCC2020中，這兩方面的技術都被廣泛的介紹到了。這種我們之前還以為的“未來技術”，其實已經開始大行其道。

讓人“恍然大悟”的AMD

ISSCC 2020的Session 2是處理器專場。在開篇介紹了AMD的Zen 2處理器，第二篇馬上就介紹瞭如何基於Chiplet的思想用多個Zen 2處理器的小晶片來構建伺服器或者桌面處理器。其實AMD利用Chiplet技術來構造高效能處理器。下圖中時AMD列舉的他們已經採用了Chiplet技術的高效能處理。
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圖1 AMD 基於Chiplet的晶片進化史
AMD對於要使用基於Chiplet的設計思想的動機在於效能和功耗、造價的妥協。所提出了performance/Watt和performance/$。顯然，隨著工藝進步的代價越來越大，即便我們可以保持工藝繼續微縮。但造價和功耗已經難以控制，從功耗和成本的角度摩爾定律的延續越來越難。

分解成Chiplet以後，可以根據需求組合出不同版本的系統晶片。但這種組合對於佈局佈線，尤其是電源網路的設計是一個巨大的挑戰。圖2是AMD給出的伺服器處理器和桌面處理器設計組合的區別。
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圖2 第二代EPYC伺服器處理器和第三代Ryzen處理器佈局
可以看出這裡被複用的“小晶片”主要是Zen2 CCD。而Zen2 CCD是一個包含了4個Zen2核心和L3快取的獨立晶片。它們通過一個IO Die這樣一顆小晶片互聯在一起。從圖2可以看出，不同處理器中的IO Die其實是不一樣的。第三代Ryzen處理器中的IO Die只是第二代EPYC伺服器處理器的一部分。在IO Die中包含了DDR控制器和高速的介面部分，這其實是南橋/北橋在新的形式下“復活”。由於這部分涉及到與晶片外連結，因此必須考慮一定的佈局佈線方法才能將其內部功能“引出”。

在後續AMD還介紹和作業系統有關的排程方法以及電源管理方法。可見基於Chiplet的設計從架構的角度、從電路系統的角度都還有很多可以優化的點。而這些已經脫離了固態電路的研究範圍，進入到了計算機系統結構、電路與系統、封裝技術等研究的範疇。

通讀了AMD的論文並多次研讀其報告PPT，發現AMD在Chiplet領域的研究非常詳實，涵蓋了多個關鍵技術點。對認識理解Chiplet技術有非常大的裨益。最後AMD還非常耿直的貼了一個歸一化的價格圖。說明確實省錢了不少。不過論文中指出用Chiplet造價隨著核數下降得更慢，因此可能有一個價格的均衡點來取決於是否採用Chiplet。
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圖3 用Chiplet技術的7nm+14nm的造價和完全採用7nm相比
不鳴則已的96核處理器

如果說AMD的兩篇論文是一道開胃菜的話。Grenoble Alpes大學等機構一起發表的基於6個Chiplet來構造的96核處理器就更是讓人驚豔，此前我們也對此做過報導。

當然，他們給出用Chiplet的原因和AMD類似。首當其衝的還是成本問題，其次是模組化設計和異構整合。其實後者本質上也可以看成是成本問題。而他們提出Chiplet需要解決的3個挑戰：生態系統成熟度，技術和架構劃分，晶片介面、可測試性、3D CAD流程等。但就我們看來，這三個問題是從巨集觀到微觀的。生態系統成熟度是一個很巨集觀的概念，其背後要依賴於技術（主要是各種封裝與整合技術）和架構劃分的成熟，這個我們在文章的開篇就已經討論過了。而技術和架構劃分最終落地到實處，就是晶片的介面如何定義、如何保證基於Chiplet的晶片是可以被測試的、如何形成設計方法學並研發出對應的CAD/EDA工具。

目前已有的Chiplet包括了Organic Substrates、Passive interposer (2.5D)以及Silicon bridges等。如圖4所示：
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圖4 已有的三種Chiplet封裝整合技術
但現有的技術有以下問題：

  • 部分技術只支援Chiplet的邊到邊互聯（如AMD在ISSCC 2018中的介紹的，以及Intel的EMIB橋），可擴充套件性較差；
  • 如何整合異構晶片或有差異化的模組；
  • 如何整合不容易擴充套件但卻很必要的部分（如IO、類比電路、電源管理等）；

為了解決上述問題，他們提出了一種叫Active Interposer 的技術。與上圖中的Passive Interposer對應。也就是說在中介層（Interposer）上研究如何去整合一些主動器件（有源器件）。圖5說明了這個問題。

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圖5 Active Interposer技術的示意圖
在圖5中可以發現在中階層中整合了很多有源器件，包括了類比電路、IO介面、各種介面的物理層、可測性設計同時在中階層上設計了可擴充套件的片上網路來互聯所有的Chiplet。而圖4所談論的三種技術中各種用於中介和橋接的層只是用於“走線”。所以被稱為是“Passive”的。

其後還詳細介紹了L1（第一級Cache）到L2（第二級Cache）的互聯方法，L2（第二級Cache）到L3（第三級Cache）的互聯方法，以及L3（第三級Cache）到外部儲存器的互聯方法。L1到L2依靠的是在中介層直接走線，L2到L3採用了多個非同步握手電路構成的片上網路來傳遞訊號，而L3到外部儲存器介面則依靠同步的片上網路來傳輸。

電源管理也被放到了中介層上面，可以實現對於每個裸片近距離的電源管理。從而得到更高的能源利用率。

除了在Session 2以外，在Session 8的Highlighted Chip Releases中，Intel實際上介紹他們自己的Chiplet技術Foveros。當然，在這裡Intel主要秀的是他們的封裝技術和介面電路設計。相比於AMD討論了很多系統架構的設計，Intel幾乎沒有提及這方面的內容。

在其它的一些Session中還有介紹分可用於Chiplet的高速介面電路設計，在這裡就不一一詳述了。

從以上的分析我們可以看出，在這一次的ISSCC 2020中。Chiplet的研究和討論已經比較深入了。相較於此前釋出的研究，現在Chiplet的研究從單純的封裝技術、介面電路逐漸開始向從工藝到架構全方位優化設計研究發展。這其實也標誌著Chiplet技術正在迅速的成熟起來。因此，Chiplet的未來，也許已經來到。

注：本文在創作過程中獲得電子科技大學黃樂天副教授指導，特此感謝。

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