進入了2020年，遵照常規，我們都應該對今年的產業發展有一個預測。尤其是在“武漢肺炎”這個疫情出來了以後，大家對半導體的2020有了更多的不同觀點。在這篇文章裡，我們僅從技術面出發，對2020年的半導體做一個預估，希望這能給你一點啟示。以下是各個關鍵詞受關注的理由，筆者按照順序逐一說明。第一個關鍵詞就是“微縮的極限”，此處所說的“微縮”指的縮小是矽晶圓（Silicon Wafer）（或者是半導體基板）的表面的平行方向（或者稱為“橫向”）的加工尺寸的意思。如果是MOS管（Transistor）,在縮短（或者說“細化”）柵極（Gate）的同時，也可以縮短nMOS電晶體和pMOS電晶體的距離。如果是平行的電路，就會把電路做得更細、或者縮短電路之間的距離。如果是連線每層電路的導通孔（Via）的話，需要縮小孔的直徑。“微縮”的儲存半導體的發展在公元2000年以前是十分活躍的。具體來說，就是積體電路的工作速度（工作頻率）的提高、整合密度的提高、每個頻率的消耗電力的降低。但是，在2000年-2009年期間，由於漏(Leak)電流的增大，就喪失了“低功耗”的優勢。而且，在2010年-2019年期間，工作速度（工作頻率）沒有出現明顯的提高。這是因為佔據積體電路工作速度較大比例的“佈線延遲”因素的影響較明顯。微縮雖然提高了電晶體的工作速度、驅動電流，電路的電阻拖了效能提高的後腿。而且，隨著微縮的發展，這一傾向有增無減。而且，最後提高儲存半導體的整合密度（高密度化）應該會在2020年迎來其極限。所謂“提高整合密度”指的是增加單位面積內電晶體的數量。透過微縮，電晶體變小，同樣面積的矽晶圓（Silicon Die）上搭載的電路規模就會變大。如果是Micro Processor(微處理器)的話，會有以下優點：CPU Core數量增加、內建快取（Cache）的儲存容量變大、儲存半導體的控制器（Memory Controller）等外接電路得以內建。在2017年-2018年期間，微縮帶來的高密度化為積體電路的大規模化、搭載功能的增加做出了巨大貢獻。但是時至今日，微縮帶來的工藝成本（Process Cost）的增加也不可忽視。大約在3年前的2016年7月份，在活動“Semicon West”上，Samsung Electronics（三星電子）指出：28nm以後的半導體即使做到微縮，單個電晶體的生產成本無法降低，倒不如說是增加了！
生產技術Node（代）、生產成本每1美金的電晶體數量的推移（左）。Samsung Electronics（三星電子）於2016年7月的“Semicon West”上做的演講。（圖片出自：pc.watch） 如今，最先進的是7nm/10nm，再進行微縮的話，工藝成本（Process Cost）的問題將會十分嚴峻。比方說，IMEC在2019年6月國際學會VLSI技術座談會（Symposium）上表示說：7nm代以後，隨著微縮的發展，據預測，每一代的單個晶圓的工藝成本可以縮減約30%。
生產技術Node（代）、晶圓成本的推移。出自imec於2019年6月國際學會VLSI技術座談會（Symposium）上釋出的論文（T15-3）。（圖片出自：pc.watch）這樣一來，同樣面積的矽晶圓（Silicon Die），即使透過微縮增加了電晶體的數量，生產成本也會相應增加。而且，效能幾乎沒有怎麼提高。為了不增加單個矽晶圓的生產成本，就必須要減少矽晶圓的面積。在這裡登場的就是“Chiplet（小晶片）”，它由多個效能不同的每一代技術的晶片（Die）構成。也就是儘量把系統彙總到一個矽晶圓上進行搭載，與“SoC (System on a Chip)”完全迥異的方法！就“Chiplet（小晶片）”而言，最尖端的工藝（比方說，7nm）僅用來生產能夠提高工作速度、整合密度的電路，而且生產的“矽晶圓”基本都很小，其他的電路由其他更“粗糙”的工藝（比方說，14nm）來生產。此處的“矽晶圓”要比最尖端工藝的晶圓（Die）要大。利用最尖端的工藝把矽晶圓做到極小的辦法，與提高電路的工作速度是一樣的目的。因為與較大的晶圓（Die）相比，電路更短。因為可以進一步降低佈線延遲，因此可以提高工作頻率、降低電路容量，最後達到降低功耗的效果。在半導體行業，說起“3D整合化”，曾經指的是“堆疊矽晶圓技術”。如今，矽晶圓的堆疊技術被用在半導體模組（Module）、Multi-Chip-Package（多晶片封裝）等方面。可以說是矽晶圓級別、或者晶片級別的3D整合化。本文中所說的“3D整合化”與以上提到的完全不同。具體來說，就是構成矽晶圓的內部和CMOS電路的電晶體的3D整合化。簡而言之，就是把構成CMOS電路的nMOS電晶體和pMOS電晶體“3D堆疊化”。比方說，在nMOS電晶體的正上方形成pMOS電晶體，並用電將二者連線。這種電晶體構造被稱為“CFET(Complementary FET)”，此外，生產CFET的技術被稱為“3DSI(3D Sequential Integration)”。
Intel於2019年12月在國際學會IEDM上公佈的電晶體的技術發展藍圖（Road Map）（論文序號：1.1）。未來，將會繼續推進電晶體的3D整合化（電晶體的3D堆疊化）。（圖片出自：pc.watch）直到最近，在半導體元件技術的研究開發業界（Community），3DSI技術仍舊沒有被認為是未來的有力後補技術。電晶體技術從FinFET發展到Nano-wire（奈米線）、Nano-sheet FET，預計未來將會是縮短nMOS電晶體和pMOS電晶體之間間隔的構造（Fork-sheet）。時至今日，3DSI技術普遍被人們認為是未來的有力後補技術。如上文所述，從經濟方面來看，微縮已經明顯達到了極限——普遍認為這是3DSI技術成為有力後補的主要原因。不依靠微縮，那麼就需要強化削減矽面積的技術。說到底，其關鍵還是3DSI技術！運用3DSI技術形成CFET電路的話，理論上講，可以用一半面積的矽來做成同樣規模的電路，工藝雖然複雜，整體上可以降低矽晶圓（Silicon Die）的生產成本。運用CFET構成3 Track Standard Cell(3軌道標準單元)的斷面圖（左）、與FinFET相比較的佈局(Layout)（右）。從佈局上看，上面是AOI(AND OR INVERT)211 Gate、下面是Flip-flop。左邊的佈局圖上看，左邊是6Track的FinFET電路，右邊是3Track 的CFET電路。與FinFET相比，CFET電路的Standard Cell，只需要一半面積的矽。也就是說，就CFET的Standard Cell而言，電源電路被埋在了基板中。出自以imec為中心的研究小組於2018年6月在國際學會VLS技術座談會（Symposium） 上發表的論文（T13-3）。（圖片出自：pc.watch）
第三個關鍵詞是“3nm及後續的電晶體技術”，它與前面兩個關鍵詞——“微縮的極限”、“3D整合化”有緊密的關係。大約在3-4年前，也就是在7nm之前，大規模的Logic Transistor（邏輯電晶體）構造都使用的FinFET技術；5nm以後，大概會使用Nano-wire（奈米線）、Nano-sheet FET技術。但是，實際上，據說運用FinFET技術的5nm邏輯半導體會在今年（2020年）量產。那麼，3nm的邏輯半導體會被什麼樣的電晶體使用呢？現在很多後補技術都是一片混亂，主要有改良版的FinFET、Nano-sheet FET、Fork-sheet FET、CFET等。
3nm以後的電晶體技術（斷面構造圖）的選擇項，上面3個是FinFET、下面從左邊開始：Nano-sheet FET、Fork-sheet FET、CFET。出自imec於2019年12月在國際學會IEDM上發表的論文（29.4）。（圖片出自：pc.watch）這裡需要注意的是Standard Cell（邏輯半導體的基本電路）到底能小到什麼程度，其實電晶體本身並不是那麼重要。把Standard Cell（標準單元）的尺寸做到極小，就需要提高邏輯半導體電路的密度。之前，是微縮推動了高密度化的發展。最近，降低單元的高度（Cell Height：CH）成了推動高密度化發展的助力。關於電晶體的構造，未來，也會改成降低電晶體單元（Transistor Cell）高度的構造，而不再使用縮小電晶體本身的構造。可以說CFET是終極的方法——把單元的高度降低一半。即使CFET不是終極方法，但是幾乎可以確定的是把單元的高度縮短一個Track的方法（減少fin的數量、嵌入電源線，即BPR：Buried Power Rail）在不久的將來肯定會被匯入。也就是說，所謂Track指的是：以把Standard Cell（標準單元）左右橫切的金屬配線的數量來定義單元（Cell）的高度，並以此為標準，比方說，如果是6Track（6T）的話，就是6根金屬配線的高度。Standard Cell(標準單元)的微縮藍圖（Road Map）。金屬配線Pitch（MP）、Fin Picth（FP）、Contact Gate（Polysilicon，多晶矽）Pitch（CPP和CGP）、單元高度（CH）的推移及未來預測表。出自imec於2019年12月在國際學會IEDM上發表的論文（36.5）。（圖片出自：pc.watch）
第四個關鍵詞是半導體尺寸加工達到微縮的王牌——“EUV Lithography (極紫外光刻)”。去年（2019年）10月7日，大型半導體制造企業TSMC公佈說，已經把EUV Lithography (極紫外光刻)技術應用在7nm邏輯半導體的量產生產中。此外，據說Samsung Electronics也已經開始進行實驗性生產。並且，SK Hynix、Intel也在討論量產時間。把EUV Lithography (極紫外光刻)匯入到邏輯半導體的量產中，意味著把微縮應用到7nm及後續製程已經開始就緒了。如果技術研發順利進行的話，2020年就可以量產5nm，2022年-2023年就可以開始量產3nm。此外，可以預測的是EUV Lithography (極紫外光刻)也可以應用於2nm製程上。邏輯半導體的技術Node、對應的EUV Lithography (極紫外光刻)技術的藍圖（Road Map）。（圖片出自：pc.watch）
不算初期費用（EUV Lithography裝置、光掩膜Mask等的匯入成本），與ArF浸液Multi-patterning相比，匯入EUV Lithography (極紫外光刻)的製程的成本（每一層的成本）更低。EUV曝光裝置廠家ASML表示，與ArF浸液Multi-patterning相比，與每一層的製程成本可以降低約50%甚至更多。第五個關鍵詞是“AI Hardware（人工智慧硬體）”，在半導體的研發中，AI Hardware（人工智慧硬體）正在成為一種新的潮流。從入選國際學會VLSI座談會（Symposium）的論文數量來看，2010年-2015年，AI Hardware（人工智慧硬體）相關論文所佔據的比例為還不及2%。2016年為2.75%，2017年增加至4.47%。2018年驟增至11.73%，2019年雖然與2018年幾乎持平，也達到了12.64%。也就是說，入選VLSI的論文的1/8都是與AI Hardware（人工智慧硬體）相關的。VLSI座談會（Symposium）的人工智慧（AI）2010年-2019年VLSI座談會（Symposium）上演講的論文（入選論文）的總數（包括技術座談會、電路座談會）、AI Hardware（人工智慧硬體）相關的演講論文數量、AI Hardware（人工智慧硬體）佔整體演講論文數量的比例。筆者計算VLSI座談會論文集中論文的數量、並製作了此圖，上圖中的論文數量都不包括“邀請演講的論文”。（圖片出自：pc.watch）
可以說，在2015年-2019年期間，資訊處理研究開發領域中發生的人工智慧（AI）、研發大潮、深度學習（Deep Learning）技術的成功也波及到了半導體研發領域。2016年，關於深度學習的硬體的研究成果首次進入VLSI座談會（Symposium）。但是，此時我們還不能確定AI Hardware（人工智慧硬體）的研發大潮未來還會持續到什麼時候？根本的問題是AI Hardware（人工智慧硬體）沒有明確的評價基準，如今，研究論文中使用的有2個評價軸，其一、根據功耗來計算演算效能（TOPS/W）；其二、使用人工智慧的Data Set（資料集），測定其推論的準確性。資料集有用於識別手寫數字的、有用於人臉識別的、有用於識別物體的、有用於識別聲音的、有用於識別生物體訊號的等。僅用這兩個指標，其實用性到底能達到什麼程度，很難判斷！此外，也很難判斷硬體（Hardware）的優劣，AI Hardware（人工智慧硬體）的研發人員也已經意識到這一點，且正在努力解決。比起容量的擴大，3D NAND快閃記憶體更優先削減成本
第六個關鍵詞是“3D NAND快閃記憶體（Flash Memory）”，提高“3D NAND快閃記憶體（Flash Memory，以下簡稱為“3D NAND快閃記憶體”）”儲存密度的工作還沒有停止，甚至在加速研發。要提高3D NAND快閃記憶體的儲存密度的最大的原因是“多層化”，透過增加字線（Word Line）的堆疊數，增加單個矽晶圓上的Memory Cell（儲存單元）的數量，這就像如果建設一棟超級高的酒店，那麼單位土地面積上的房間的數量也就增加了。3D NAND快閃記憶體增加的不是“樓層數”，而是堆疊數，從32層到48層，又急速增加到64層！最新的量產晶片（Silicon Die）甚至超過了90層，達到了92層-96層。3D NAND快閃記憶體的正式量產始於2016年前後，很明顯，堆疊數的增加與儲存容量的擴大有直接關係。矽晶圓（Silicon Die）的最大儲存容量為如下：32層的為128Gbit、48層的為256Gbit、64層的為512Gbit、96層的為1Tbit～1.33Tbit！但是，在量產方面，所謂的“多層化”並不是單純地擴大儲存容量，而是要削減矽晶圓（Silicon Die）的面積，換句話說，要削減生產成本！畢竟生產大容量產品的機會是十分少的。Intel於2019年9月26日在活動“Intel Memory & Storage Day”上公佈的3D NAND快閃記憶體的最新裸片（Die），字線（Word Line）的堆疊數儘管高達96，儲存容量卻只有512Gbit（多值儲存方式為TLC方式）。可以看出，矽晶圓（Silicon Die）的面積為84平方mm，且優先把面積縮小。（圖片出自：pc.watch）
在TLC方式下，64層的3D NAND快閃記憶體的最大容量為512Gbit；QLC方式下，最大容量為1Tbit(1,024Gbit)。但是，在量產的工廠裡，最大儲存容量非常小：TLC方式下為256Gbit、QLC方式下為512Gbit。而且，在QLC方式下，96層的3D NAND快閃記憶體的最大容量可以達到1.33Tbit。但是，在量產工廠裡，TLC方式下，96層的3D NAND快閃記憶體最大容量為256Gbit～512Gbit，QLC方式下為512Gbit～1Tbit。乍一看很奇怪，即便實現了“多層化”，在量產工廠的儲存容量似乎沒有什麼變化。這是因為優先削減矽晶圓的面積、降低了生產成本。原因起於人們施加給3D NAND快閃記憶體的降價壓力。以儲存容量為單位，降低生產成本的要求約為30%-35%。假設為30%，2年之內價格就會降低50%。為了滿足這一要求，不得不優先削減矽晶圓的面積。3D NAND快閃記憶體的成本、價格的下降促使了SSD單位儲存容量的價格下跌、出貨數量的增加。於是，第七個關鍵詞為“SSD”。以儲存容量為單位，來看平均單價，SSD要比HDD高。儘管如此，SSD的出貨數量卻在不斷增加，HDD的出貨數量卻在不斷減少。雖然下面的數字稍微有點舊，據推測，前年（2018年）的SSD的年度出貨數量（全球市場）與2017年相比，增加了約39%，增至約1億7,000萬個，每GB的單價約為23.8美分（約人民幣1.67元）。相對地，2018年的HDD的年度出貨數量與2017年相比，減少了約7%，減少至約3億7,500萬個，每GB的單價約低至2.9美分（約人民幣0.20元）！從金額來看，與2017年相比，SSD的2018年銷售金額約增加了30%，增至194億美元（約人民幣1,356.06億元），HHD增加約0.8%，增至約247億美元(約人民幣1,726.53億元)。當前，SSD的出貨數量、HDD的出貨數量都在持續增加。去年（2019年）二者的市場規模幾乎持平，據預測，今年（2020年）SSD的出貨數量將會超過HDD，且21世紀20年代的儲存的主角將會是SSD。
Western Digital(WD,西部資料)於2019年12月公佈的支援NVMe的M.2 SSD——“WD Blue SN550 NVMe SSD”。儲存容量為250GB/500GB/1TB。筆者在Amazon上調查的價格為：5,980日元（約人民幣358.8元）/8,480日元(約人民幣508.8元)/14,480日元（約人民幣868.8元）(2020年1月31日時間點)。僅供參考，儲存容量為1TB的2.5inch的HDD“WD Blue”在Amazon上的銷售價格為5,381日元（約人民幣322.86元）（2020年1月31日時間點）（圖片出自：pc.watch）
“嵌入式”開始“滲透”到新一代非揮發性儲存半導體中
接下來的關鍵詞是“新一代非揮發性儲存半導體（NG-NVM : Next Generation Non-Volatile Memory）”。如筆者在2018年2月份發表的文中提到的一樣，NG-NVM（新一代非揮發性儲存半導體）有第一代和第二代。那麼這裡又說“新一代”，還有“第一代和第二代”，名字比較奇怪，之所以這樣叫是為了更好地解釋。請大家諒解。首先，所謂的第一代指的是以下三種：“相變儲存器（PCM，Phase Change Memory）”、“磁性隨機儲存器（MRAM）”、“可變電阻式儲存器（ReRAM）”。這3種儲存半導體的研發歷史比較長，超過了20年。每個都是作為單體儲存半導體而生產的，MRAM和ReRAM現在市場上還有銷售，但是，市場規模很小，可以說是“利基（Niche）市場”。最近的大家比較關注的話題是：微控制器（Micro Controller）、SoC（System on a Chip）等的嵌入式儲存半導體。並且，為了替換“嵌入式快閃記憶體半導體”而積極推進著研發。Samsung Electronics、Intel、TSMC、GLOBALFOUNDRIES等Silicon Foundry企業正在推進研發嵌入式MRAM，並且逐步開始向客戶提供產品。2019年3月，Samsung Electronics公佈說已經開始量產“嵌入式MRAM”！據說有企業正在研發推進用“嵌入式ReRAM”、“嵌入式PCM”代替“微控制器內埋式快閃記憶體”，松下於2013年7月開始量產“嵌入式ReRAM”（8bit 微控制器）。STMicroelectronics 於2018年12月試做了32bit 微控制器，並開始出貨測試版的“嵌入式PCM”樣品。接下來是第二代，進入2010年以來，非揮發性儲存半導體引起了人們的關注，其代表是Intel和Micron Technology於2015年7月公佈的、雙方合作開發的128Gbit的大容量儲存半導體——“3D XPoint Memory”！Intel的 “Optane” 品牌下的HDD Cache（快取器）、高速SDD、Memory Module（DIMM,即雙列直插式儲存模組）等產品已經實現量產，但是並不以單體儲存半導體的形式銷售。“3D XPoint Memory”的優勢在於其特Memory Cell Array（儲存單元陣列）採取了被稱為“Cross Point（交叉開關矩陣）”或者“Cross Bar”的構造。其結構（Architecture）如下：在2個平行線群（Word line 和Bit Line）相交叉的地方，配置縱型的Memory Cell（儲存單元）。作為平面的Memory Cell Array（儲存單元陣列），可以進一步提高單元的密度。把Cell Array（單元陣列）進行堆疊、並3D化，就會成為被稱為“3D Cross Point（3D交叉開關矩陣）”或者“3D Cross Bar”的高密度儲存半導體。在Intel量產的Optane儲存器中，透過堆疊2層64Gbit的Cell Array（單元陣列），獲得了128Gbit的大容量儲存器。當然，其他競爭對手也在著手開發“3D Cross Point（3D交叉開關矩陣）”。此外，Intel和Micron正在研發把64Gbit的增加至4層、記憶容量達到256Gbit的第二代Optane儲存器。
新一代非揮發性儲存半導體（NG-NVM）的概要，筆者彙總了研發的進展狀況。（圖片出自：pc.watch）
功率半導體元件（Power Device）——日本半導廠商在世界上活躍的元件
第九個關鍵詞是“功率半導體”。在全球半導體產業中，功率半導體元件是日本企業發展的為數不多的、較好的元件。長時間以來，Si（矽，Silicon）都是功率半導體元件的“主角”。透過改良矽元件（Silicon Device）的構造，提高半導體的效能。但是，最近正在開發從理論上來看效能超過矽的化合物半導體功率元件，實際產品也比矽制產品具有較高的效能。其代表就是碳化矽(SiC)、氮化鎵（GaN）。SiC已經開始應用於Schottky Barrier Diode（SBD, 肖特基二極體）、Power MOS FET（電力場效應電晶體），兼具大電流、高耐壓的優勢，可以把矽制pin 二極體更換為SiC的SBD、把矽制IGBT更換為SiC的Power MOS FET（電力場效應電晶體）。這樣的話，電力損耗就會降低。GaN已經開始被應用於高電子遷移率電晶體（HEMT: High Electron Mobility Transistor），雖然工作速度很高，與SiC相比，耐壓和電流容量卻更低。正在透過替換矽制高速、高週波Power MOS FET（電力場效應電晶體）而推進其普及。與SiC一樣，透過替換，達到降低電力損耗的效果。功率半導體材料、元件的特性比較。理論上，碳化矽（SiC）和氮化鎵（GaN）、氧化鎵（Ga2O3）的功率元件都比矽（Si）具有較好的效能。（圖片出自：pc.watch）
另外，最近，作為第三大、用於功率元件的化合物半導體材料——氧化鎵（Ga2O3）迅速受到人們的關注，從理論上看，用氧化鎵（Ga2O3）不僅可以生產出效能超過SiC、GaN的功率元件，而且，可以還較廉價地生產出晶圓(Wafer)。有2家日本的風投企業正在推進其研發，未來可期。 最後一個關鍵詞是“半導體市場的恢復”！眾所周知，自2018年秋季開始，半導體市場開始步入低迷時期，從業界團體、市場調查公司公佈的資料來看，去年（2019年）的全球半導體市場的增長率為-12%，可謂是一落千丈！與此相對，今年（2020年）的預計增長率為6%。WSTS在2019年12月3日公佈說，2020年的全球半導體市場將會比2019年增加5.9%，增至4,330億美元（約人民幣29,887億美元），按照產品來分，其明細如下：模擬（Analog，混合訊號mixed-signal與Power）同比增加5.3%，Micro（Micro-processor和Micro Controller，DSP）同比增加4.9%，Logic（特殊用途IC、ASIC、FPGA）同比增加6.5%，儲存半導體同比增加4.1%。邏輯半導體的增長率稍微高一些。從應用領域來看，拉動半導體需求增長的是第五代（5G）行動通訊系統、PC。2020年開始，日本也會開始5G通訊系統的應用服務。因此預測，邏輯半導體和儲存半導體的需求會增加，由於“Windows 7”服務的終止（2020年1月14日），因此期待PC的更換需求會有增加。
全球半導體的銷售額（過去三個月為移動平均值）的月度比較、上年同月比較值的推移，筆者根據WSTS公佈的資料製作了此圖。（圖片出自：pc.watch）中美貿易摩擦是令人擔憂的關鍵因素，最近，新型冠狀肺炎也成為了令人擔憂的因素，使未來更加不透明，那麼2020年究竟會怎麼樣呢？我們拭目以待。原文連結：
https://pc.watch.impress.co.jp/docs/column/semicon/1232236.html
https://pc.watch.impress.co.jp/docs/column/semicon/1232839.html
