10月12日~16日，第52屆國際微架構會議(International Symposium on Microarchitecture，簡稱MICRO)在美國俄亥俄州哥倫布市召開。清華大學魏少軍教授、劉雷波教授團隊在會上做了題為《應用於事務記憶體的樂觀併發控制演算法的FPGA加速》（FPGA-Accelerated Optimistic Concurrency Control for Transactional Memory）的報告，介紹了團隊設計的新型併發控制演算法以及使用可重構架構加速演算法執行的方法，在評估事務記憶體系統效能的STAMP測試集上，該演算法相比Intel處理器內建的TSX（Transactional Synchronization Extension, 事務同步擴充套件）指令集獲得了8倍以上的效能提升。
該論文是亞洲高校及科研機構在MICRO 52年曆史上第二次獲得最佳論文提名，論文的第一作者是李兆石博士，通訊作者是劉雷波教授。
圖1 清華大學李兆石博士在MICRO 2019上作報告
事物記憶體是解決多工並行時執行緒間同步問題的主流方案之一，規避了使用鎖時出現的優先順序反轉、死鎖、護航等問題，極大的提高了任務並行度。但是，現有事務記憶體併發控制演算法在實現可序列化一致性時存在固有缺陷——由於判斷演算法的簡化和不精確，引起許多不必要的訪問撤銷，導致效能受限。
該項研究立足於並行程式設計使用的事務記憶體方法，利用數學的序關係理論分析了常見的事務記憶體一致性模型，然後為了解決上述固有缺陷設計了新型併發控制演算法，並利用可重構架構的空間計算特性加速該演算法。如圖2所示，事務之間的讀寫依賴關係在可重構架構上的Manager模組以矩陣的形式在空間上平鋪開來，這樣演算法可以更高效地檢索並更新事務間讀寫依賴關係。之後在CPU-FPGA異構可重構系統上實現了基於該演算法的高效能的事務記憶體系統的原型系統，在評估事務記憶體系統效能的STAMP測試集上相比Intel處理器內建的TSX（Transactional Synchronization Extension, 事務同步擴充套件）指令集獲得了8.05倍的效能提升。該研究分析一致性模型的方法不僅限於事務記憶體系統，還可推廣到分散式系統、多處理器快取一致性等問題的研究中。
圖2 該研究提出的新型併發控制演算法在可重構架構上的實現
過去10餘年，清華大學魏少軍教授、劉雷波教授團隊聚焦可重構晶片技術研究，在國家自然科學基金重點專案、重點研發計劃專案、863計劃重點專案及其它國家計劃專案的支援下，在可重構晶片領域取得了多項重大技術突破。在JSSC/TIFS/TPDS等領域頂級期刊上發表論文200多篇，在ISCA/HOT CHIPS/DAC/VLSI等領域頂級會議發表論文20餘篇；授權發明專利60餘項；出版學術專著5部；參與制定國家標準1項，參與國際標準化組織提案1項；相關技術曾獲得國家技術發明二等獎、教育部技術發明一等獎、中國電子學會技術發明一等獎、中國發明專利金獎、世界網際網路大會15項世界網際網路領先科技成果等重要科技獎勵。
關於MICRO
國際微架構大會，the International Symposium on Microarchitecture (MICRO)，是計算機體系結構領域的重要會議，與ISCA、HPCA、ASPLOS並列計算機體系結構四大頂級會議，論文錄取率通常在21%左右。神經網路加速器、專用加速器結構、DRAM、永續性記憶體、GPU加速器、近記憶體加速器等，都在MICRO上被首次提出。