每個程式設計師都應該瞭解的記憶體知識

英文原文：lwn.net，翻譯：開源中國

[編輯的話: Ulrich Drepper最近問我們，是不是有興趣發表一篇他寫的記憶體方面的長文。我們不用看太多就已經知道，LWN的讀者們會喜歡這篇文章的。記憶體的使用常常是軟體效能的決定性因子，而如何避免記憶體瓶頸的好文章卻不好找。這篇文章應該會有所幫助。

他的原文很長，超過100頁。我們把它分成了7篇，每隔一到兩週發表一篇。7篇發完後，Ulrich會把全文發出來。

對原文重新格式化是個很有挑戰性的工作，但願結果會不錯吧。為了便於網上閱讀，我們把Ulrich的腳註{放在了文章裡}，而互相引用的超連結(和[參考書目])要等到全文出來才能提供。

非常感謝Ultich，感謝他讓LWN發表這篇文章，期待大家在不久的將來都能寫出記憶體優化很棒的軟體。

1 概述

早期，計算機曾經很簡單。它的各種元件，比如CPU、記憶體、大容量儲存和網路介面，都是一起開發的，所以效能差不多。舉個例子來說，記憶體和網路介面提供資料的速度不會比CPU快多少。

這種情況隨著計算機構造的固化和各子系統的優化慢慢地發生了改變。其中一些元件的效能開始落後，成為系統的瓶頸。特別是大容量儲存和記憶體子系統，由於代價的原因，它們的發展嚴重滯後了。

大容量儲存的效能問題往往靠軟體來改善: 作業系統將常用(且最有可能被用)的資料放在主存中，因為後者的速度要快上幾個數量級。或者將快取加入儲存裝置中，這樣就可以在不修改作業系統的前提下提升效能。{然而，為了在使用快取時保證資料的完整性，仍然要作出一些修改。}這些內容不在本文的談論範圍之內，就不作贅述了。

而解決記憶體的瓶頸更為困難，它與大容量儲存不同，幾乎每種方案都需要對硬體作出修改。目前，這些變更主要有以下這些方式:

• RAM的硬體設計(速度與併發度)
• 記憶體控制器的設計
• CPU快取
• 裝置的直接記憶體訪問(DMA)

1.1文件結構

這個文件主要視為軟體開發者而寫的。本文不會涉及太多硬體細節，所以喜歡硬體的讀者也許不會覺得有用。但是在我們討論一些有用的細節之前，我們先要描述足夠多的背景。

在這個基礎上，本文的第二部分將描述RAM（隨機暫存器）。懂得這個部分的內容很好，但是此部分的內容並不是懂得其後內容必須部分。我們會在之後引用不少之前的部分，所以心急的讀者可以跳過任何章節來讀他們認為有用的部分。

第三部分會談到不少關於CPU快取行為模式的內容。我們會列出一些圖示，這樣你們不至於覺得太枯燥。第三部分對於理解整個文章非常重要。第四部分將簡短的描述虛擬記憶體是怎麼被實現的。這也是你們需要理解全文其他部分的背景知識之一。

第五部分會提到許多關於Non Uniform Memory Access (NUMA)系統。

第六部分是本文的中心部分。在這個部分裡面，我們將回顧其他許多部分中的資訊，並且我們將給閱讀本文的程式設計師許多在各種情況下的程式設計建議。如果你真的很心急，那麼你可以直接閱讀第六部分，並且我們建議你在必要的時候回到之前的章節回顧一下必要的背景知識。

本文的第七部分將介紹一些能夠幫助程式設計師更好的完成任務的工具。即便在徹底理解了某一項技術的情況下，距離徹底理解在非測試環境下的程式還是很遙遠的。我們需要藉助一些工具。

第八部分，我們將展望一些在未來我們可能認為好用的科技。

1.2 反饋問題

作者會不定期更新本文件。這些更新既包括伴隨技術進步而來的更新也包含更改錯誤。非常歡迎有志於反饋問題的讀者傳送電子郵件。

1.3 致謝

我首先需要感謝Johnray Fuller尤其是Jonathan Corbet，感謝他們將作者的英語轉化成為更為規範的形式。Markus Armbruster提供大量本文中對於問題和縮寫有價值的建議。

1.4 關於本文

本文題目對David Goldberg的經典文獻《What Every Computer Scientist Should Know About Floating-Point Arithmetic》[goldberg]表示致敬。Goldberg的論文雖然不普及，但是對於任何有志於嚴格程式設計的人都會是一個先決條件。

2 商用硬體現狀

鑑於目前專業硬體正在逐漸淡出，理解商用硬體的現狀變得十分重要。現如今，人們更多的採用水平擴充套件，也就是說，用大量小型、互聯的商用計算機代替巨大、超快(但超貴)的系統。原因在於，快速而廉價的網路硬體已經崛起。那些大型的專用系統仍然有一席之地，但已被商用硬體後來居上。2007年，Red Hat認為，未來構成資料中心的“積木”將會是擁有最多4個插槽的計算機，每個插槽插入一個四核CPU，這些CPU都是超執行緒的。{超執行緒使單個處理器核心能同時處理兩個以上的任務，只需加入一點點額外硬體}。也就是說，這些資料中心中的標準系統擁有最多64個虛擬處理器。當然可以支援更大的系統，但人們認為4插槽、4核CPU是最佳配置，絕大多數的優化都針對這樣的配置。在不同商用計算機之間，也存在著巨大的差異。不過，我們關注在主要的差異上，可以涵蓋到超過90%以上的硬體。需要注意的是，這些技術上的細節往往日新月異，變化極快，因此大家在閱讀的時候也需要注意本文的寫作時間。這麼多年來，個人計算機和小型伺服器被標準化到了一個晶片組上，它由兩部分組成: 北橋和南橋，見圖2.1。

圖2.1 北橋和南橋組成的結構

CPU通過一條通用匯流排(前端匯流排，FSB)連線到北橋。北橋主要包括記憶體控制器和其它一些元件，記憶體控制器決定了RAM晶片的型別。不同的型別，包括DRAM、Rambus和SDRAM等等，要求不同的記憶體控制器。為了連通其它系統裝置，北橋需要與南橋通訊。南橋又叫I/O橋，通過多條不同匯流排與裝置們通訊。目前，比較重要的匯流排有PCI、PCI Express、SATA和USB匯流排，除此以外，南橋還支援PATA、IEEE 1394、序列口和並行口等。比較老的系統上有連線北橋的AGP槽。那是由於南北橋間缺乏高速連線而採取的措施。現在的PCI-E都是直接連到南橋的。這種結構有一些需要注意的地方:

• 從某個CPU到另一個CPU的資料需要走它與北橋通訊的同一條匯流排。
• 與RAM的通訊需要經過北橋
• RAM只有一個埠。{本文不會介紹多埠RAM，因為商用硬體不採用這種記憶體，至少程式設計師無法訪問到。這種記憶體一般在路由器等專用硬體中採用。}
• CPU與南橋裝置間的通訊需要經過北橋在

上面這種設計中，瓶頸馬上出現了。第一個瓶頸與裝置對RAM的訪問有關。早期，所有裝置之間的通訊都需要經過CPU，結果嚴重影響了整個系統的效能。為了解決這個問題，有些裝置加入了直接記憶體訪問(DMA)的能力。DMA允許裝置在北橋的幫助下，無需CPU的干涉，直接讀寫RAM。到了今天，所有高效能的裝置都可以使用DMA。雖然DMA大大降低了CPU的負擔，卻佔用了北橋的頻寬，與CPU形成了爭用。

第二個瓶頸來自北橋與RAM間的匯流排。匯流排的具體情況與記憶體的型別有關。在早期的系統上，只有一條匯流排，因此不能實現並行訪問。近期的RAM需要兩條獨立匯流排(或者說通道，DDR2就是這麼叫的，見圖2.8)，可以實現頻寬加倍。北橋將記憶體訪問交錯地分配到兩個通道上。更新的記憶體技術(如FB-DRAM)甚至加入了更多的通道。由於頻寬有限，我們需要以一種使延遲最小化的方式來對記憶體訪問進行排程。我們將會看到，處理器的速度比記憶體要快得多，需要等待記憶體。如果有多個超執行緒核心或CPU同時訪問記憶體，等待時間則會更長。對於DMA也是同樣。除了併發以外，訪問模式也會極大地影響記憶體子系統、特別是多通道記憶體子系統的效能。關於訪問模式，可參見2.2節。在一些比較昂貴的系統上，北橋自己不含記憶體控制器，而是連線到外部的多個記憶體控制器上(在下例中，共有4個)。

圖2.2 擁有外部控制器的北橋

這種架構的好處在於，多條記憶體匯流排的存在，使得總頻寬也隨之增加了。而且也可以支援更多的記憶體。通過同時訪問不同記憶體區，還可以降低延時。對於像圖2.2中這種多處理器直連北橋的設計來說，尤其有效。而這種架構的侷限在於北橋的內部頻寬，非常巨大(來自Intel)。{出於完整性的考慮，還需要補充一下，這樣的記憶體控制器佈局還可以用於其它用途，比如說「記憶體RAID」，它可以與熱插拔技術一起使用。}使用外部記憶體控制器並不是唯一的辦法，另一個最近比較流行的方法是將控制器整合到CPU內部，將記憶體直連到每個CPU。這種架構的走紅歸功於基於AMD Opteron處理器的SMP系統。圖2.3展示了這種架構。Intel則會從Nehalem處理器開始支援通用系統介面(CSI)，基本上也是類似的思路——整合記憶體控制器，為每個處理器提供本地記憶體。

圖2.3 整合的記憶體控制器

通過採用這樣的架構，系統裡有幾個處理器，就可以有幾個記憶體庫(memory bank)。比如，在4 CPU的計算機上，不需要一個擁有巨大頻寬的複雜北橋，就可以實現4倍的記憶體頻寬。另外，將記憶體控制器整合到CPU內部還有其它一些優點，這裡就不贅述了。同樣也有缺點。首先，系統仍然要讓所有記憶體能被所有處理器所訪問，導致記憶體不再是統一的資源(NUMA即得名於此)。處理器能以正常的速度訪問本地記憶體(連線到該處理器的記憶體)。但它訪問其它處理器的記憶體時，卻需要使用處理器之間的互聯通道。比如說，CPU 1如果要訪問CPU 2的記憶體，則需要使用它們之間的互聯通道。如果它需要訪問CPU 4的記憶體，那麼需要跨越兩條互聯通道。使用互聯通道是有代價的。在討論訪問遠端記憶體的代價時，我們用「NUMA因子」這個詞。在圖2.3中，每個CPU有兩個層級: 相鄰的CPU，以及兩個互聯通道外的CPU。在更加複雜的系統中，層級也更多。甚至有些機器有不止一種連線，比如說IBM的x445和SGI的Altix系列。CPU被歸入節點，節點內的記憶體訪問時間是一致的，或者只有很小的NUMA因子。而在節點之間的連線代價很大，而且有巨大的NUMA因子。目前，已經有商用的NUMA計算機，而且它們在未來應該會扮演更加重要的角色。人們預計，從2008年底開始，每臺SMP機器都會使用NUMA。每個在NUMA上執行的程式都應該認識到NUMA的代價。在第5節中，我們將討論更多的架構，以及Linux核心為這些程式提供的一些技術。除了本節中所介紹的技術之外，還有其它一些影響RAM效能的因素。它們無法被軟體所左右，所以沒有放在這裡。如果大家有興趣，可以在第2.1節中看一下。介紹這些技術，僅僅是因為它們能讓我們繪製的RAM技術全圖更為完整，或者是可能在大家購買計算機時能夠提供一些幫助。以下的兩節主要介紹一些入門級的硬體知識，同時討論記憶體控制器與DRAM晶片間的訪問協議。這些知識解釋了記憶體訪問的原理，程式設計師可能會得到一些啟發。不過，這部分並不是必讀的，心急的讀者可以直接跳到第2.2.5節。

2.1 RAM型別

這些年來，出現了許多不同型別的RAM，各有差異，有些甚至有非常巨大的不同。那些很古老的型別已經乏人問津，我們就不仔細研究了。我們主要專注於幾類現代RAM，剖開它們的表面，研究一下核心和應用開發人員們可以看到的一些細節。第一個有趣的細節是，為什麼在同一臺機器中有不同的RAM？或者說得更詳細一點，為什麼既有靜態RAM(SRAM {SRAM還可以表示「同步記憶體」。})，又有動態RAM(DRAM)。功能相同，前者更快。那麼，為什麼不全部使用SRAM？答案是，代價。無論在生產還是在使用上，SRAM都比DRAM要貴得多。生產和使用，這兩個代價因子都很重要，後者則是越來越重要。為了理解這一點，我們分別看一下SRAM和DRAM一個位的儲存的實現過程。在本節的餘下部分，我們將討論RAM實現的底層細節。我們將盡量控制細節的層面，比如，在「邏輯的層面」討論訊號，而不是硬體設計師那種層面，因為那毫無必要。

2.1.1 靜態RAM

圖2.6 6-T靜態RAM

圖2.4展示了6電晶體SRAM的一個單元。核心是4個電晶體M1-M4，它們組成兩個交叉耦合的反相器。它們有兩個穩定的狀態，分別代表0和1。只要保持Vdd有電，狀態就是穩定的。當需要訪問單元的狀態時，升起字訪問線WL。BL和BL上就可以讀取狀態。如果需要覆蓋狀態，先將BL和BL設定為期望的值，然後升起WL。由於外部的驅動強於內部的4個電晶體，所以舊狀態會被覆蓋。更多詳情，可以參考[sramwiki]。為了下文的討論，需要注意以下問題:一個單元需要6個電晶體。也有采用4個電晶體的SRAM，但有缺陷。維持狀態需要恆定的電源。升起WL後立即可以讀取狀態。訊號與其它電晶體控制的訊號一樣，是直角的(快速在兩個狀態間變化)。狀態穩定，不需要重新整理迴圈。SRAM也有其它形式，不那麼費電，但比較慢。由於我們需要的是快速RAM，因此不在關注範圍內。這些較慢的SRAM的主要優點在於介面簡單，比動態RAM更容易使

2.1.2 動態RAM

動態RAM比靜態RAM要簡單得多。圖2.5展示了一種普通DRAM的結構。它只含有一個電晶體和一個電容器。顯然，這種複雜性上的巨大差異意味著功能上的迥異。

圖2.5 1-T動態RAM

動態RAM的狀態是保持在電容器C中。電晶體M用來控制訪問。如果要讀取狀態，升起訪問線AL，這時，可能會有電流流到資料線DL上，也可能沒有，取決於電容器是否有電。如果要寫入狀態，先設定DL，然後升起AL一段時間，直到電容器充電或放電完畢。動態RAM的設計有幾個複雜的地方。由於讀取狀態時需要對電容器放電，所以這一過程不能無限重複，不得不在某個點上對它重新充電。更糟糕的是，為了容納大量單元(現在一般在單個晶片上容納10的9次方以上的RAM單元)，電容器的容量必須很小(0.000000000000001法拉以下)。這樣，完整充電後大約持有幾萬個電子。即使電容器的電阻很大(若干兆歐姆)，仍然只需很短的時間就會耗光電荷，稱為「洩漏」。這種洩露就是現在的大部分DRAM晶片每隔64ms就必須進行一次重新整理的原因。在重新整理期間，對於該晶片的訪問是不可能的，這甚至會造成半數任務的延宕。（相關內容請察看【highperfdram】一章）這個問題的另一個後果就是無法直接讀取晶片單元中的資訊，而必須通過訊號放大器將0和1兩種訊號間的電勢差增大。最後一個問題在於電容器的衝放電是需要時間的，這就導致了訊號放大器讀取的訊號並不是典型的矩形訊號。所以當放大器輸出訊號的時候就需要一個小小的延宕，相關公式如下

這就意味著需要一些時間（時間長短取決於電容C和電阻R）來對電容進行衝放電。另一個負面作用是，訊號放大器的輸出電流不能立即就作為訊號載體使用。圖2.6顯示了衝放電的曲線，x軸表示的是單位時間下的R*C

與靜態RAM可以即刻讀取資料不同的是，當要讀取動態RAM的時候，必須花一點時間來等待電容的衝放電完全。這一點點的時間最終限制了DRAM的速度。

當然了，這種讀取方式也是有好處的。最大的好處在於縮小了規模。一個動態RAM的尺寸是小於靜態RAM的。這種規模的減小不單單建立在動態RAM的簡單結構之上，也是由於減少了靜態RAM的各個單元獨立的供電部分。以上也同時導致了動態RAM模具的簡單化。

綜上所述，由於不可思議的成本差異，除了一些特殊的硬體（包括路由器什麼的）之外，我們的硬體大多是使用DRAM的。這一點深深的影響了我們們這些程式設計師，後文將會對此進行討論。在此之前，我們還是先了解下DRAM的更多細節。

2.1.3 DRAM 訪問

一個程式選擇了一個記憶體位置使用到了一個虛擬地址。處理器轉換這個到實體地址最後將記憶體控制選擇RAM晶片匹配了那個地址。在RAM晶片去選擇單個記憶體單元，部分的實體地址以許多地址行的形式被傳遞。它單獨地去處理來自於記憶體控制器的記憶體位置將完全不切實際：4G的RAM將需要 2³² 地址行。地址傳遞DRAM晶片的這種方式首先必須被路由器解析。一個路由器的N多地址行將有2^N 輸出行。這些輸出行能被使用到選擇記憶體單元。使用這個直接方法對於小容量晶片不再是個大問題但如果許多的單元生成這種方法不在適合。一個1G的晶片容量（我反感那些SI字首，對於我一個giga-bit將總是2³⁰ 而不是10⁹位元組）將需要30地址行和2³⁰ 選項行。一個路由器的大小及許多的輸入行以指數方式遞增當速度不被犧牲時。一個30地址行路由器需要一大堆晶片的真實身份另外路由器也就複雜起來了。更重要的是，傳遞30脈衝在地址行同步要比僅僅傳遞15脈衝困難的多。較少列能精確佈局相同長度或恰當的時機（現代DRAM型別像DDR3能自動調整時序但這個限制能讓他什麼都能忍受）

圖2.7展示了一個很高階別的一個DRAM晶片，DRAM被組織在行和列裡。他們能在一行中對奇但DRAM晶片需要一個大的路由器。通過陣列方法設計能被一個路由器和一個半的multiplexer獲得{多路複用器（multiplexer）和路由器是一樣的，這的multiplexer需要以路由器身份工作當寫資料時候。那麼從現在開始我們開始討論其區別.}這在所有方面會是一個大的儲存。例如地址linesa_0和a₁通過行地址選擇路由器來選擇整個行的晶片的地址列，當讀的時候，所有的晶片目錄能使其縱列選擇路由器可用，依據地址linesa_2和a₃一個縱列的目錄用於資料DRAM晶片的介面型別。這發生了許多次在許多DRAM晶片產生一個總記錄數的位元組匹配給一個寬範圍的資料匯流排。對於寫操作，記憶體單元的資料新值被放到了資料匯流排，當使用RAS和CAS方式選中記憶體單元時，資料是存放在記憶體單元內的。這是一個相當直觀的設計，在現實中——很顯然——會複雜得多，對於讀，需要規範從發出訊號到資料在資料匯流排上變得可讀的時延。電容不會像前面章節裡面描述的那樣立刻自動放電，從記憶體單元發出的訊號是如此這微弱以至於它需要被放大。對於寫，必須規範從資料RAS和CAS操作完成後到資料成功的被寫入記憶體單元的時延（當然，電容不會立刻自動充電和放電）。這些時間常量對於DRAM晶片的效能是至關重要的，我們將在下章討論它。另一個關於伸縮性的問題是，用30根地址線連線到每一個RAM晶片是行不通的。晶片的針腳是非常珍貴的資源，以至資料必須能並行傳輸就並行傳輸（比如：64位為一組）。記憶體控制器必須有能力解析每一個RAM模組（RAM晶片集合）。如果因為效能的原因要求併發行訪問多個RAM模組並且每個RAM模組需要自己獨佔的30或多個地址線，那麼對於8個RAM模組，僅僅是解析地址，記憶體控制器就需要240+之多的針腳。在很長一段時間裡，地址線被複用以解決DRAM晶片的這些次要的可擴充套件性問題。這意味著地址被轉換成兩部分。第一部分由地址位a0和a1選擇行（如圖2.7）。這個選擇保持有效直到撤銷。然後是第二部分，地址位a2和a3選擇列。關鍵差別在於：只需要兩根外部地址線。需要一些很少的線指明RAS和CAS訊號有效，但是把地址線的數目減半所付出的代價更小。可是地址複用也帶來自身的一些問題。我們將在2.2章中提到。2.1.4 總結如果這章節的內容有些難以應付，不用擔心。縱觀這章節的重點，有：

• 為什麼不是所有的儲存器都是SRAM的原因
• 儲存單元需要單獨選擇來使用
• 地址線數目直接負責儲存控制器，主機板，DRAM模組和DRAM晶片的成本
• 在讀或寫操作結果之前需要佔用一段時間是可行的

接下來的章節會涉及更多的有關訪問DRAM儲存器的實際操作的細節。我們不會提到更多有關訪問SRAM的具體內容，它通常是直接定址。這裡是由於速度和有限的SRAM儲存器的尺寸。SRAM現在應用在CPU的快取記憶體和晶片，它們的連線件很小而且完全能在CPU設計師的掌控之下。我們以後會討論到CPU快取記憶體這個主題，但我們所需要知道的是SRAM儲存單元是有確定的最大速度，這取決於花在SRAM上的艱難的嘗試。這速度與CPU核心相比略慢一到兩個數量級。

2.2 DRAM訪問細節

在上文介紹DRAM的時候，我們已經看到DRAM晶片為了節約資源，對地址進行了複用。而且，訪問DRAM單元是需要一些時間的，因為電容器的放電並不是瞬時的。此外，我們還看到，DRAM需要不停地重新整理。在這一節裡，我們將把這些因素拼合起來，看看它們是如何決定DRAM的訪問過程。我們將主要關注在當前的科技上，不會再去討論非同步DRAM以及它的各種變體。如果對它感興趣，可以去參考[highperfdram]及[arstechtwo]。我們也不會討論Rambus DRAM(RDRAM)，雖然它並不過時，但在系統記憶體領域應用不廣。我們將主要介紹同步DRAM(SDRAM)及其後繼者雙倍速DRAM(DDR)。同步DRAM，顧名思義，是參照一個時間源工作的。由記憶體控制器提供一個時鐘，時鐘的頻率決定了前端匯流排(FSB)的速度。FSB是記憶體控制器提供給DRAM晶片的介面。在我寫作本文的時候，FSB已經達到800MHz、1066MHz，甚至1333MHz，並且下一代的1600MHz也已經宣佈。但這並不表示時脈頻率有這麼高。實際上，目前的匯流排都是雙倍或四倍傳輸的，每個週期傳輸2次或4次資料。報的越高，賣的越好，所以這些廠商們喜歡把四倍傳輸的200MHz匯流排宣傳為“有效的”800MHz匯流排。以今天的SDRAM為例，每次資料傳輸包含64位，即8位元組。所以FSB的傳輸速率應該是有效匯流排頻率乘於8位元組(對於4倍傳輸200MHz匯流排而言，傳輸速率為6.4GB/s)。聽起來很高，但要知道這只是峰值速率，實際上無法達到的最高速率。我們將會看到，與RAM模組交流的協議有大量時間是處於非工作狀態，不進行資料傳輸。我們必須對這些非工作時間有所瞭解，並儘量縮短它們，才能獲得最佳的效能。

2.2.1 讀訪問協議

圖2.8: SDRAM讀訪問的時序

圖2.8展示了某個DRAM模組一些聯結器上的活動，可分為三個階段，圖上以不同顏色表示。按慣例，時間為從左向右流逝。這裡忽略了許多細節，我們只關注時脈頻率、RAS與CAS訊號、地址匯流排和資料匯流排。首先，記憶體控制器將行地址放在地址匯流排上，並降低RAS訊號，讀週期開始。所有訊號都在時鐘(CLK)的上升沿讀取，因此，只要訊號在讀取的時間點上保持穩定，就算不是標準的方波也沒有關係。設定行地址會促使RAM晶片鎖住指定的行。CAS訊號在tRCD(RAS到CAS時延)個時鐘週期後發出。記憶體控制器將列地址放在地址匯流排上，降低CAS線。這裡我們可以看到，地址的兩個組成部分是怎麼通過同一條匯流排傳輸的。至此，定址結束，是時候傳輸資料了。但RAM晶片任然需要一些準備時間，這個時間稱為CAS時延(CL)。在圖2.8中CL為2。這個值可大可小，它取決於記憶體控制器、主機板和DRAM模組的質量。CL還可能是半週期。假設CL為2.5，那麼資料將在藍色區域內的第一個下降沿準備就緒。既然資料的傳輸需要這麼多的準備工作，僅僅傳輸一個字顯然是太浪費了。因此，DRAM模組允許記憶體控制指定本次傳輸多少資料。可以是2、4或8個字。這樣，就可以一次填滿快取記憶體的整條線，而不需要額外的RAS/CAS序列。另外，記憶體控制器還可以在不重置行選擇的前提下傳送新的CAS訊號。這樣，讀取或寫入連續的地址就可以變得非常快，因為不需要傳送RAS訊號，也不需要把行置為非啟用狀態(見下文)。是否要將行保持為“開啟”狀態是記憶體控制器判斷的事情。讓它一直保持開啟的話，對真正的應用會有不好的影響(參見[highperfdram])。CAS訊號的傳送僅與RAM模組的命令速率(Command Rate)有關(常常記為Tx，其中x為1或2，高效能的DRAM模組一般為1，表示在每個週期都可以接收新命令)。在上圖中，SDRAM的每個週期輸出一個字的資料。這是第一代的SDRAM。而DDR可以在一個週期中輸出兩個字。這種做法可以減少傳輸時間，但無法降低時延。DDR2儘管看上去不同，但在本質上也是相同的做法。對於DDR2，不需要再深入介紹了，我們只需要知道DDR2更快、更便宜、更可靠、更節能(參見[ddrtwo])就足夠了。

2.2.2 預充電與啟用

圖2.8並不完整，它只畫出了訪問DRAM的完整迴圈的一部分。在傳送RAS訊號之前，必須先把當前鎖住的行置為非啟用狀態，並對新行進行預充電。在這裡，我們主要討論由於顯式傳送指令而觸發以上行為的情況。協議本身作了一些改進，在某些情況下是可以省略這個步驟的，但預充電帶來的時延還是會影響整個操作。