AHB匯流排協議

1. 簡介

        AHB匯流排規範是AMBA匯流排規範的一部分，AMBA匯流排規範是ARM公司提出的匯流排規範，被大多數SoC設計採用，它規定了AHB (Advanced High-performance Bus)、ASB (Advanced System Bus)、APB (Advanced Peripheral Bus)。AHB用於高效能、高時脈頻率的系統結構，典型的應用如ARM核與系統內部的高速RAM、NAND FLASH、DMA、Bridge的連線。APB用於連線外部裝置，對效能要求不高，而考慮低功耗問題。ASB是AHB的一種替代方案。

1.1 AHB匯流排的架構

        AHB匯流排的強大之處在於它可以將微控制器（CPU）、高頻寬的片上RAM、高頻寬的外部儲存器介面、DMA匯流排master、各種擁有AHB介面的控制器等等連線起來構成一個獨立的完整的SOC系統，不僅如此，還可以通過AHB-APB橋來連線APB匯流排系統。AHB可以成為一個完整獨立的SOC晶片的骨架。
        下圖是一個典型的AHB系統匯流排的結構示意圖

1.2 AHB基本特性

• Burst傳輸
• Split事務處理
• 單週期master移交
• 單一時鐘沿操作
• 無三態
• 更寬的資料匯流排配置（64/128）
• 流水線操作
• 可支援多個匯流排主裝置（最多16個）

2. AHB匯流排的組成

3. 訊號描述

6.控制訊號

HTRANS[1:0]	傳輸型別	Description
00	IDLE	主裝置佔用匯流排，但沒進行傳輸 兩次burst傳輸中間主裝置可發IDLE 此時就算slave被使能，也不會從匯流排上獲取任何的資料訊號。如果此時salve被選中，那麼每一個IDLE週期slave都要通過HRESP[1:0]返回一個OKAY響應
01	BUSY	主裝置佔用匯流排，但是在burst傳輸過程中還沒有準備好進行下一次傳輸 一次burst傳輸中間主裝置可發BUSY 這時slave不會從匯流排上收取資料而是等待，並且通過HRESP[1:0]返回一個OKAY響應。需要注意的是，這個transfer需要給出下一拍的地址和控制訊號，儘管slave不會去取樣。
10	NONSEQ	表明一次單個資料的傳輸或者一次burst傳輸的第一個資料 地址和控制訊號與上一次傳輸無關
11	SEQ	burst傳輸接下來的資料 地址和上一次傳輸的地址是相關的，這時匯流排上的控制訊號應當與之前的保持一致，地址視情況遞增或者回環。

HSIZE[2:0]	Size	Description
000	8 bits	Byte
001	16 bits	Halfword
010	32 bits	Word
011	64 bits	-
100	128 bits	4-word line
101	256 bits	8-word line
110	512 bits	-
111	1024 bits	-

• Burst傳輸型別

        burst不能超過1K地址邊界。

HBURST[2:0]	型別	Description
000	SINGLE	Single transfer
001	INCR	Incrementing burst of unspecified length
010	WRAP4	4-beat wrapping burst
011	INCR4	4-beat increment burst
100	WRAP8	8-beat wrapping burst
101	INCR8	8-beat increment burst
110	WRAP16	16-beat wrapping burst
111	INCR16	16-beat increment burst

• 響應訊號

        master發起一筆傳輸後，slave可以決定這筆傳輸的程式，而master不能取消已經發出的傳輸。slave通過HREADY訊號反映傳輸是否完成，通過HRESP[1:0]反映傳輸的狀態。
        slave可以如下方式完成一筆傳輸：

• • 立即完成一筆傳輸；
  • 延遲一個或幾個週期完成傳輸；
  • 傳輸失敗返回error；
  • 延遲傳輸，釋放匯流排。
• 傳輸完成HREADY

        為高時傳輸完成，為低時傳輸需要延遲。
        傳輸響應HRESP[1:0]
        00: OKAY
        01: ERROR
        10: RETRY
        傳輸未完成，請求主裝置重新開始一個傳輸，arbiter會繼續使用通常的優先順序
        11: SPLIT
        傳輸未完成，請求主裝置分離一次傳輸，arbiter會調整優先順序方案以便其他請求匯流排的主裝置可以訪問匯流排

• 地址譯碼

        地址譯碼器用於為匯流排上每個slave提供選擇訊號HSELx，選擇訊號是通過組合邏輯對地址碼譯碼產生的。只有當前的資料傳輸完成後（HREADY為高），slave才會取樣地址和控制訊號以及HSELx。在一定條件下可能會出現這樣的情況：產生HSELx訊號而HREADY為低，在當前傳輸後slave會改變。
        每個slave最小的地址空間為1KB，所有的master的burst傳輸上限也是1KB，如此設計保證了不會出現地址越界問題。當一個設計不會用到所有的地址空間時，可能出現訪問到一個不存在的地址的情況，這就需要增加一個附加的預設slave來為上面的情況提供一個響應。當SEQ或NONSEQ傳輸訪問到一個不存在的地址，預設slave應該提供ERROR響應；當IDLE或BUSY傳輸訪問到一個不存在的地址，預設slave會響應OKAY。地址譯碼器會帶有實現預設slave的功能。

• 仲裁

        仲裁機制保證了任意時刻只有一個master可以接入匯流排。arbiter決定哪個發出接入請求的master可以接入匯流排，這通過優先順序演算法實現。AHB規範並沒有給出優先順序演算法，設計者需要根據具體的系統要求定義。一般情況下arbiter不會中斷一個burst傳輸，將匯流排接入權讓給其他master。當然未定義長度的burst傳輸是可以打斷的，這要看優先順序演算法是如何規定的。如果一筆burst被打斷，master再度獲得接入許可權時，會傳遞剩餘的部分。如一筆長度為INCR8的傳輸在傳遞3 beat後被打斷，master再次獲得接入授權後，會繼續傳輸剩餘的5 beat，剩餘部分可以由一個SINGLE和一個INCR4組成，或者一個INCR。
        HBUSREQx：master向arbiter發出接入請求的訊號。
        HLOCKx：指示是否要進行不可中斷的傳輸，這一訊號與HBUSREQx同時由master向arbiter發出。
        HGRANTx：arbiter產生指示master獲得授權，當HGRANTx訊號為高同時HREADY為高時，master可以向匯流排傳輸地址訊號。
        HMASTER[3:0]：arbiter產生指示哪個master獲得授權，這一訊號用於地址控制多路來選擇哪個master接入匯流排。
        HMASTERLOCK：arbiter產生指示當前傳輸是否為鎖定序列傳輸。
        HSPLIT：供支援SPLIT傳輸使用。