我們知道，verilog語法標準中是沒有program的，program是systemverilog語法標準新增的內容。
那麼，為什麼要新增一個program呢？主要考量是基於電路的競爭與冒險。
為避免模擬和設計競爭問題(race condition)，systemverilog中引入了program的概念。
所有與設計相關的執行緒在module中執行，而與驗證有關的執行緒則在program中執行。在模擬過程中，這兩種執行緒執行在不同的時間步(time step)，從而解決了競爭問題。
module與program的區別：
Program和module的另一個區別是module允許巢狀，而program不允許。