VCS是編譯型Verilog模擬器，它完全支援OVI標準的Verilog HDL語言、PLI和SDF。VCS具有目前行業中最高的模擬效能，其出色的記憶體管理能力足以支援千萬門級的ASIC設計，而其模擬精度也完全滿足深亞微米ASIC Sign-Off的要求。
VCS結合了節拍式演算法和事件驅動演算法，具有高效能、大規模和高精度的特點，適用於從行為級、RTL到Sign-Off等各個階段。VCS已經將
CoverMeter中所有的覆蓋率測試功能整合，並提供VeraLite、CycleC等智慧驗證方法。VCS和Scirocco也支援混合語言模擬。
VCS和Scirocco都整合了Virsim圖形使用者介面，它提供了對模擬結果的互動和後處理分析。
VCS是Synopsys公司的模擬工具.
VCS對verilog模型進行模擬包括兩個步驟:
1.
編譯verilog檔案成為一個可執行的二進位制檔案命令為:
$> vcs source_files
2.
執行該可執行檔案
$> ./simv
類似於NC, 也有單命令列的方式:
$> vcs
source_files -R
-R 命令表示, 編譯後立即執行.
下面講述常用的命令選項:
-cm
line|cond|fsm|tgl|obc|path 設定coverage的方式
+define+macro=value+ 預編譯巨集定義
-f filename
RTL檔案列表
+incdir+directory+ 新增include 資料夾
-I 進入互動介面
-l
logfile檔名
-P pli.tab 定義PLI的列表(Tab)檔案
+v2k 使用推薦的標準
-y
定義verilog的庫
-notice 顯示詳盡的診斷資訊
-o
指定輸出的可執行檔案的名字,預設是sim.v
待補充。