本實驗設計的VGA顯示驅動完全基於FPGA實現,用SDRAM做快取裝置,通過ARM控制VGA顯示的內容。ARM
通過FSMC匯流排向FPGA傳送資料,由於匯流排的速度和VGA的顯示速度與SDRAM的讀寫速度不匹配,所以在資料進入
SDRAM前和資料輸出SDRAM後需要分別新增FIFO模組和RAM模組做快取,資料經過SDRAM快取後,最終輸出到
VGA顯示器上。
實驗指導書及程式碼包下載:
連結:http://pan.baidu.com/s/1i4My2ih 密碼:g91i
本實驗設計的VGA顯示驅動完全基於FPGA實現,用SDRAM做快取裝置,通過ARM控制VGA顯示的內容。ARM
通過FSMC匯流排向FPGA傳送資料,由於匯流排的速度和VGA的顯示速度與SDRAM的讀寫速度不匹配,所以在資料進入
SDRAM前和資料輸出SDRAM後需要分別新增FIFO模組和RAM模組做快取,資料經過SDRAM快取後,最終輸出到
VGA顯示器上。
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